《可編程邏輯實驗》實驗八 計數(shù)器設(shè)計

1、4.8 實驗八 計數(shù)器設(shè)計1實驗?zāi)康?a) 掌握計數(shù)器電路設(shè)計的方法。 通過開發(fā)CPLD來實現(xiàn)時序邏輯電路的功能。2計數(shù)器原理21同步計數(shù)器在時鐘脈沖（計數(shù)脈沖）的控制下，構(gòu)成計數(shù)器的各觸發(fā)器狀態(tài)同時發(fā)生變化的計數(shù)器，叫做同步計數(shù)器。例1 同步十進制加法計數(shù)器（74160）的設(shè)計。源程序：Library ieee;Use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entity ls160 isPort(clk,Rd,Sd,ep,et:in std_logic; d:in std_logic_vector(3 downto 0

2、); q:out std_logic_vector(3 downto 0); co:out std_logic);End;Architecture rtl of ls160 isSignal dl,y: std_logic_vector(3 downto 0); Begin Process(clk,rd,sd,ep,et) Begin dl=d3&d2&d1&d0 ; if Rd=0 then y=”0000”;co=0;elsif( clkevent and clk=1)then if (sd=0)theny=d; elsif (ep=0 and et=1) then y=y; elsif

3、(en=0)then y=y; co=0; elsif (ep=1 and et=1) then if (y=9) then y=”0000”; co=1; else y=y+1 co:=0; end if; end if; end if; end process; q=y;End;22 異步計數(shù)器 異步計數(shù)器又稱行波計數(shù)器，它的下一位計數(shù)器的輸出作為上一位計數(shù)器的時鐘信號，這一級一級串行連接起來就構(gòu)成了一個異步計數(shù)器。例2 帶同步清零、下降沿觸發(fā)的異步四位二進制加法計數(shù)器的設(shè)計Library ieee;Use ieee.std_logic_1164.all;use ieee.std_logi

4、c_unsigned.all;Entity ybcount isPort(clk,Rd:in std_logic; q:out std_logic_vector(3 downto 0); co:out std_logic);End;Architecture rtl of ybcount isSignal y: std_logic_vector(3 downto 0); Begin Process(clk,rd,sd,ep,et) Begin if( clkevent and clk=0)thenif Rd=0 then y=”0000”;else if (y=”1111”)theny=”000

5、0”; else y=y+1; end if; end if; end if; end process; q=y;End;3實驗內(nèi)容31設(shè)計一個同步帶清零、帶有進位輸出端的二十四進制（8421BCD碼）計數(shù)器，且能夠自啟動及具有進位輸出端。方法按下列要求設(shè)計編程實現(xiàn)。要求：（1）. 用原理圖輸入法，元件采用74160設(shè)計上述計數(shù)器，并硬件下載實現(xiàn)，結(jié)果用數(shù)碼管顯示；（2）. 用文本輸入法即VHDL語言設(shè)計編程，并硬件下載實現(xiàn)，結(jié)果用數(shù)碼管顯示。32 用綜合的方法設(shè)計一個計數(shù)器，要求如下：用一片74160及將本實驗的第3。1（2）內(nèi)容編程改為模值為十進制的計數(shù)器（并建立一個圖形符號），完成一個模為四十八（十進制顯示）的計數(shù)器。4注意事項電路工作之前應(yīng)進行初始化。5預(yù)習(xí)要求（1）完成實驗內(nèi)容。的電路設(shè)計任務(wù)。（2）預(yù)習(xí)環(huán)行計數(shù)器的自啟動問題，弄清楚怎樣使環(huán)型計數(shù)器正常工作。（3）進制計數(shù)器應(yīng)在最后加入數(shù)碼管顯示電路。（4）自制各電路的狀態(tài)轉(zhuǎn)換