《物聯(lián)網(wǎng)硬件設計與實踐》課程教學大綱（本科）

1、物聯(lián)網(wǎng)硬件設計與實踐(Design and Practice of Hardware of Internet of Things)課程代碼：06410042學 分：L0學 時：32 （其中：講課學時：0 實驗學時：32 上機學時：0）先修課程：物聯(lián)網(wǎng)工程概論、通信電路基礎、物聯(lián)網(wǎng)硬件基礎適用專業(yè)：物聯(lián)網(wǎng)工程開課學院：計第機科學與通信匚程學院一、課程性質與課程目標（一）課程性質配合物聯(lián)網(wǎng)硬件基礎課程的教學內容，通過實驗讓學生了解和熟悉數(shù)字 電路的邏輯設計方法和計算機各個功能單元的原理和設計技術，鞏固課堂教學的 理論知識，使物聯(lián)網(wǎng)專業(yè)學生具備邏輯和計算機電路的基本設計能力。（-）課程目標課程目標1

2、：掌握可編程邏輯器件開發(fā)設計和驗證的方法和流程；課程目標2：掌握硬件描述語言設計和描述數(shù)字系統(tǒng)的方法；課程目標3：掌握計算機系統(tǒng)的邏輯設計方法；課程目標4：初步具備邏輯電路和系統(tǒng)需求分析和設計的能力；課程目標5：使學生具有撰寫設計分析報告的能力；（三）課程目標與專業(yè)畢業(yè)要求指標點的對應關系本課程支撐專業(yè)培養(yǎng)計劃中畢業(yè)要求指標點10. 3. 11. io.畢業(yè)要求10.3：能夠就物聯(lián)網(wǎng)領域復雜工程問題，運用恰當專業(yè)術語與 他人進行有效交流和溝通。.畢業(yè)要求11.1：理解物聯(lián)網(wǎng)工程活動中涉及的重要經(jīng)濟與管理因素，并 能應用于物聯(lián)網(wǎng)工程問題的表述中。目標 畢業(yè)要求指焉課程目標1課程目標2課程目標3課

3、程目標4課程目標5畢業(yè)要求10. 3V畢業(yè)要求11. 1-本課程開設的實驗項目編號實驗項目名稱學時類型要求支撐的課程目標1全加器設計和驗證4綜合必做目標1、4、52七段碼顯示譯碼器的設計4設計必做目標 1、2、4、53同步十進制加法計數(shù)器的設計4設計必做目標 1、2、4、54交通燈控制器的設計4設計必做目標 1、2、4、55數(shù)據(jù)通路實驗4驗證必做目標 1、2、3、4、56指令系統(tǒng)實驗4設計必做目標1、3、57硬連線控制器實驗4設計必做目標 1、2、3、4、58微程序控制器實驗4設計必做目標 1、2、3、4, 5實驗1全加器的設計與驗證1、實驗目的(1)掌握用原理圖設計組合邏輯電路的方法；(2)

4、進一步加深對半加器、全加器的邏輯功能的理解。2、實驗主要內容(1)根據(jù)半加器、全加器的真值表，求出輸出函數(shù)；(2)在設計軟件中將輸出函數(shù)轉換為電路原理圖；(3)分配引腳、編譯設計、下載到數(shù)字系統(tǒng)實驗箱的FPGA芯片中驗證邏 輯功能。3、設備要求(1) PC 機一臺;(2)安裝好Quartus II軟件。實驗2七段碼顯示譯碼器的設計1、實驗目的(1) 了解數(shù)碼管的工作原理；(2)學習七段數(shù)碼管顯示譯碼器的設計。2、實驗主要內容(1)預習動態(tài)數(shù)碼管顯示的相關內容，根據(jù)實驗內容，寫出設計方案；(2)使用Verilog HDL語言完成代碼的設計；(3)使用四個開關作為四位二進制的輸入，選擇數(shù)字信號源模

5、塊的時鐘 頻率，下載電路到實驗開發(fā)系統(tǒng)驗證結果；(4)理解動態(tài)掃描的原理，改變掃描時鐘頻率會有什么變化，總結動態(tài) 掃描的頻率達到多少時會有穩(wěn)定的輸出。3、設備要求(1) PC 機一臺;(2)安裝好Quartus H軟件。實驗3同步十進制加法計數(shù)器的設計1、實驗目的(1)學會使用Verilog HDL語言設計時序電路;(2)用Verilog HDL語言設計同步十進制加法計數(shù)器功能模塊。2、實驗主要內容(1)用Verilog 11DL設計一個具有復位、使能功能的同步十進制加法計 數(shù)器；(2)通過仿真驗證結果正確性；(3)并以原理圖設計方法調用所設計的計數(shù)器模塊、顯示輸出模塊，畫 出完整的計數(shù)器電路

6、。3、設備要求(1) PC 機一臺；(2)安裝好Quartus H軟件。實驗4交通燈控制器的設計1、實驗目的(1)學會使用Verilog HDL語言設計時序電路；(2)用Verilog HDL語言設計描述電路的頂層模塊。2、實驗主要內容(1)用Verilog HDL設計一個具有復位、使能功能的交通燈控制器；(2)以Verilog HDL語言描述調用所用到的計數(shù)器模塊、時間顯示模塊, 畫出完整的計數(shù)器電路；(3)在實驗箱上驗證電路的功能。3、設備要求(1) PC 機一臺；(2)安裝好Quartus II軟件。實驗5數(shù)據(jù)通路實驗1、實驗目的(1)掌握數(shù)據(jù)通路的設計和HDL描述方法；(2) 了解處理

7、器數(shù)據(jù)通路的數(shù)據(jù)流；(3)通過控制信號觀察Simplest CPU的數(shù)據(jù)流動。2、實驗主要內容(1)將數(shù)據(jù)通路的設計補充完整；(2)分配引腳、編譯設計、下載數(shù)據(jù)通路到實驗箱FPGA芯片；(3)運行PC端控制軟件，與芯片中的數(shù)據(jù)通路建立連接；(4)通過軟件端發(fā)出控制信號，觀察數(shù)據(jù)通路中數(shù)據(jù)的流動，并記錄結 果。3、設備要求(1) PC 機一臺；(2)安裝好Quartus II軟件。實驗6指令系統(tǒng)實驗1、實驗目的(I)加深對處理器指令系統(tǒng)的理解和認識；(2)初步了解匯編語言程序設計。2、實驗主要內容(1)編寫完成數(shù)列求和的匯編語言程序;(2)手工將程序轉變?yōu)榇鎯ζ髦械臋C器碼；(3)根據(jù)機器碼將存儲

8、器的描述補充完整；(4)編譯設計，下載到實驗箱上，觀察程序的結果。3、設備要求(1) PC 機一臺；(2)安裝好Quartus II軟件。實驗7硬連線控制器設計1、實驗目的(1)理解和掌握硬連線控制器的工作原理；(2)用Verilog HDL描述設計硬連線控制器。2、實驗主要內容(1)打開提供的工程，閱讀理解硬連線控制器的已有代碼；(2)根據(jù)提供的代碼模版，用Verilog HDL代碼補充完成硬連線控制器 的其它部分；(3)編譯設計，下載到實驗箱上根據(jù)實驗表格，觀察記錄結果，驗證設 計的控制器是否完成了其邏輯功能。3、設備要求(1) PC 機一臺;(2)安裝好Quartus II軟件。實驗8微

9、程序控制器實驗1、實驗目的(1)理解微程序控制器工作原理；(2)掌握微程序控制器的設計和IIDL描述方法；(3)掌握指令系統(tǒng)的微程序實現(xiàn)方法。2、實驗主要內容(1)將微程序控制器的HDL描述代碼補充完整；(2)用Verilog HDL描述Simplest CPU的指令微程序;(3)分配引腳、編譯設計，下載到實驗箱FPGA芯片中，根據(jù)實驗表格的 測試項目，觀察和記錄結果，驗證設計是否正確。3、設備要求PC 機一臺；（2）安裝好Quartus 11軟件。三、考核與評定（-）實驗項目考核要求1、實驗評價內容評分項 編號實驗評價內容所占 比重要求備注1實驗方案設計能力10%透徹把握實驗任務，完成實驗

10、方案2問題分析和求解能力60%制定實驗方案或根據(jù)推薦實 驗方案開展實驗，對實驗結果 進行分析、研究。3開發(fā)工具應用能力10%熟練掌握開發(fā)工具4實驗總結能力10%表述實驗得失成敗，收獲與不 足5報告認真，按時提交10%書寫規(guī)范、清晰，按時提交2、實驗報告考核要求（每次實驗報告按100分計算）項目優(yōu)良中及格不及格實驗方案能夠根據(jù)計能透徹把握不能透徹把基本理解和不能把握實設計能力算機部件的實驗任務，方握實驗任務，把握實驗任驗任務，無（10 分）功能，透徹把 握實驗任務， 獨立、正確設 計實驗方案。（9-10 分）案設計完整， 有少許錯誤。 （8分）方案設計不 完整。（7分）務和方案設 計。（6分）法

11、獨立完成 實驗方案設 計。（6分以 下）問題分析實驗結果正有少許錯誤。錯誤較多。錯誤非常多。無法得到正和求解能力（60分）確，分析正 確。（54-60 分）（48-53 分）（42-47 分）（36-41 分）確的實驗結 果。（36分以 下）開發(fā)工具熟練并正確正確使用開能獨立使用協(xié)助下能使不能獨立完應用能力使用開發(fā)工發(fā)工具。（8開發(fā)工具。（7用開發(fā)工具。成。（6分以（10 分）具。（9-10 分）分）分）（6分）下）實驗總結表述有條理，表述較有條表述條理基生搬硬套，語書寫隨意。能力（10 分）有獨立見解。（9-10 分）理，言之有 物。（8分）本清楚。（7 分）句空洞。（6 分）（6分以下）報

12、告認真， 按時提交， 10分報告清楚，按 時提交。 （9-10 分）報告較清楚， 按時提交。（8 分）未按時提交， 但報告清楚。 （7分）未按時提交， 報告基本清 楚。（6分）未按時提 交，報告不 清楚。（6分 以下）（二）實驗課程成績評定.實驗課程考核方式包括實驗準備和課外實驗、實驗成績和實驗報告成績。.課程成績二實驗準備和課外實驗考核成績xl5%+實驗成績x50%+實驗報 告成績x35%。具體構成如下:考核方式 或途徑考核要求考核權重對指標點 支持備注實驗準備 和課外實 驗成績實驗準備:課外完成5-10個附加實驗, 主要考核學生對每次實驗的準備情況， 以及實驗的理解和掌握程度，按10%計

13、入總成績。10%10.3點名及實驗課堂檢查：以隨機的形式， 根據(jù)回答的正確度給分,結合平時的點 名（缺一次扣一分），最后按5%計入課 程總成績。5%10.311. 1實驗成績完成16個實驗，主要考核學生利用實 驗設備設計、驗證邏輯電路的能力、掌 握EDA工具編程應用的能力并對實驗 結果進行分析的能力，最后按50%計入 課程總成績。50%10.311. 1實驗報告 成績根據(jù)提交的實驗報告，按照報告格式、 內容給出報告成績，計入課程總成績的 35%。35%10.3 （80% 左右）11. 1 （20% 左右）注：L考核形式包括實驗報告、平時表現(xiàn)（預習、操作）、實驗課程考試、答辯等;2.可根據(jù)專業(yè)課

14、程實際情況進行適當調筆玄J或補充。四、大綱說明1、采用實踐教學，在實驗室完成所有的實驗。2、每次實驗課后布置一些課外實驗，主要是本次實驗的擴展和下次實驗內容的預習和準備。3、本課程結束后安排1.5周的課程設計，要求見物聯(lián)網(wǎng)硬件課程設計教學 大綱。4、參考書目及學習資料數(shù)字設計與計算機體系結構（第二版），David Money Harris, SarahL.Harris著，陳俊穎譯，機械工業(yè)出版社，2016年4月Digital Design and Computer Architeclureh 英文第 1 版影印版，David Money Harris 和 Sarah L. Harris 著，機械工業(yè)出版社，2008 年。Logic and Computer Design Fu