FPGA的三種EDA工具解析

1、多種EDA工具的FPGA協(xié)同設計前言 HYPERLINK o FPGA o FPGA FPGGA在電電子市場場上占有有舉足輕輕重的地地位?，F現在的問問題是：現在市市場在FFPGAA開發(fā)方方面的EEDA HYPERLINK o 工具 o 工具 工工具令人人眼花繚繚亂，各各自側重重點不同同，性能能也不一一樣，我我們應該該如何選選擇？為為了加速速FPGGA的開開發(fā)，選選擇并協(xié)協(xié)調好各各種EDDA工具具顯得非非常重要要，本文文將探討討上述問問題并給給出一種種解決方方案。本本文以AAlteera公公司的FFPGAA為目標標器件，通過開開發(fā)實例例介紹FFPGAA開發(fā)的的完整的的流程及及開發(fā)過過程中使使用到

2、的的開發(fā)工工具，包包括QuuarttusIII、FPGGA CComppileerIII、Moddelssim，并重點點解說如如何使用用這三個個工具進進行協(xié)同同 HYPERLINK o 設計 o 設計 設計。 二、FPPGA的的開發(fā)流流程及實實例 FPGGA的開開發(fā)分為為設計輸輸入、功功能 HYPERLINK o 仿真 o 仿真 仿真真、設計計綜合、前仿真真、布局局布線、時序仿仿真、時時序分析析和編程程下載幾幾個步驟驟。設計計流程如如圖1所示。 我們的的開發(fā)實實例是“帶順序序選擇和和奇偶檢檢驗的串串并數據據轉換接接口”。接口口電路可可以實現現數據的的串并轉轉換，并并根據控控制信號號確定輸輸出的

3、并并行數據據的順序序，以及及輸出奇奇偶檢驗驗位。開開發(fā)實例例是用來來說明FFPGAA的開發(fā)發(fā)流程和和各種EEDA工工具的協(xié)協(xié)同設計計，因此此這里的的描述重重點并在在設計本本身。開開發(fā)實例例使用的的目標器器件是AAlteera公公司FLLEX110KEE系列的的EPFF10KK30EETC1114-1；開開發(fā)軟件件有QuuarttusIII2.0、FPGGA CComppileerIII 3.6和Moddelssim55.6SSE。 Quaartuus III是Altteraa公司的的第四代代可編程程邏輯器器件集成成開發(fā)環(huán)環(huán)境，提提供從設設計輸入入到器件件編程的的全部功功能。 Quaartuus

4、 III可以以產生并并識別EEDIFF網表 HYPERLINK o 文件 o 文件 文件件、VHDDL網表表文件和和Verriloog HHDL網網表文件件，為其其它EDDA工具具提供了了方便的的接口；可以在在Quaartuus III集成成環(huán)境中中自動運運行其它它EDAA工具。 Meentoor GGrapphiccs公司司的Moodellsimm是業(yè)界界較好的的仿真工工具，其其仿真功功能強大大，且圖圖形化界界面友好好，而且且具有結結構、信信號、波波形、進進程、數數據流等等窗口。FPGGA CComppileer III是一一個完善善的FPPGA邏邏輯分析析、綜合合和優(yōu)化化工具，它從HHDL

5、形形式未優(yōu)優(yōu)化的網網表中產產生優(yōu)化化的網表表文件，包括分分析、綜綜合和優(yōu)優(yōu)化三個個步驟。如果設設計的硬硬件系統(tǒng)統(tǒng)不是很很大，對對綜合和和仿真的的要求不不是很高高，我們們完全可可以在QQuarrtuss III中完成成設計。實際上上，這個個開發(fā)實實例完全全可以在在Quaartuus III這個個集成的的開發(fā)環(huán)環(huán)境中完完成。下下面，我我先介紹紹一下如如何在QQuarrtuss III中完成成設計，然后再再介紹如如何利用用Quaartuus III提供供的第三三方EDDA工具具的接口口與其它它EDAA工具（包括綜綜合工具具FPGGA CComppileer III和仿仿真工具具ModdelSSim5

6、5.6SSE）完完成協(xié)同同設計。 1. 基于Quuarttus II的的FPGGA的開開發(fā) 利用Quuarttus II軟軟件的開開發(fā)流程程可概括括為以下下幾步：設計輸輸入、設設計編譯譯、設計計時序分分析、設設計仿真真和器件件編程。 （1）設計計輸入 Quaartuus III軟件件在Fiile菜菜單中提提供“NNew Proojecct WWizaard.”向導，引導設設計者完完成項目目的創(chuàng)建建。當設設計者需需要向項項目中添添加新的的VHDDL文件件時，可可以通過過“Neew”選選項選擇擇添加。在這里里我們創(chuàng)創(chuàng)建項目目“s_to_p”，編寫“s_tto_pp.vhhd文件件”，并將將文件添添

7、加到項項目中。 （2）設計計編譯 Quaartuus III編譯譯器完成成的功能能有：檢檢查設計計錯誤、對邏輯輯進行綜綜合、提提取定時時信息、在指定定的Allterra系列列器件中中進行適適配分割割，產生生的輸出出文件將將用于設設計仿真真、定時時分析及及器件編編程。 首先確確定軟件件處于CComppilee Moode，可以通通過Prroceessiing菜菜單進行行選擇。 在Proocesssinng菜單單中選擇擇Commpiller Setttinngs項。在這里里可以進進行器件件選擇、模式設設定、綜綜合和適適配選項項設定及及設計驗驗證等。我們選選擇FLLEX110KEE系列型型號為EEP

8、F110K330ETTC1114-11的器件件，并選選擇在編編譯后進進行時序序分析。 單擊Prroceessiing菜菜單下的的“Sttartt Coompiilattionn”項，開始編編譯過程程。 查看編編譯結果果。編譯譯結果以以樹狀結結構組織織在Coompiilattionn Reeporrt中，包含項項目的設設置信息息，以及及編譯設設置、編編譯效果果等信息息，同時時也包含含了靜態(tài)態(tài)時序信信息。 （3）設計計定時分分析 單擊Prrojeect菜菜單下的的“Tiiminng SSetttinggs.”選選項，可可以方便便地完成成時間參參數的設設定。QQuarrtuss III軟件的的時序分

9、分析功能能在編譯譯過程結結束之后后自動運運行，并并在編譯譯報告的的Timmingg Annalyysess文件夾夾中顯示示。其中中我們可可以得到到最高頻頻率fmmax、輸入寄寄存器的的建立時時間tssu、輸輸出寄存存器時鐘鐘到輸出出的延遲遲tcoo和輸入入保持時時間thh等時間間參數的的詳細報報告，從從中可以以清楚地地判定是是否達到到系統(tǒng)的的時序要要求。本本設計實實例電路路的fmmax可可達到1192.31MMHz。（4） HYPERLINK o 設計 o 設計 設設計 HYPERLINK o 仿真 o 仿真 仿真真 Quaartuus III軟件件允許設設計者使使用基于于文本的的向量 HYP

10、ERLINK o 文件 o 文件 文文件（.veec）作作為仿真真器的激激勵，也也可以在在Quaartuus III軟件件的波形形編輯器器中產生生向量波波形文件件（.vwff）作為為仿真器器的激勵勵。通過過Quaartuus III的波波形編輯輯器，我我們編輯輯波形文文件“ss_too_p.vwff”用于于仿真。接著，在Prroceessiing菜菜單下選選擇“SSimuulatte MModee”選項項進入仿仿真模式式，選擇擇“Siimullatoor SSetttinggs.”對對話框進進行仿真真設置。在這里里可以選選擇激勵勵文件、仿真模模式（功功能仿真真或時序序仿真）等，我我們選擇擇時序

11、仿仿真，單單擊“RRun Simmulaatorr”即開開始仿真真過程。完成仿仿真后，我們可可以通過過時序仿仿真得到到的波形形判斷系系統(tǒng)設計計是否達達到要求求。 （5）器件件編程設設計者可可以將配配置數據據通過MMastterBBlassterr或BytteBllastterMMV通信信電纜下下載到器器件當中中，通過過被動串串行（PPasssivee Seeriaal）配配置模式式或JTTAG模模式對器器件進行行配置編編程，還還可以在在JTAAG模式式下給多多個器件件進行編編程。利利用Quuarttus II軟軟件給器器件編程程或配置置時，首首先需要要打開編編程器（在Neew菜單單選項中中選擇

12、打打開Chhainn Deescrripttionn Fiile），在編編程器中中可以進進行編程程模式設設置（MModee下拉框框）、硬硬件配置置（Prrogrrammmingg Haardwwaree對話框框）及編編程文件件選擇（Addd Fiile.按按鈕），將以上上配置存存盤產生生.cddf文件件，其中中存儲了了器件的的名稱、器件的的設計及及硬件設設置等編編程信息息。當以以上過程程正確無無誤后，單擊SStarrt按鈕鈕即可開開始對器器件進行行編程配配置。這這里我們們需要根根據外圍圍硬件電電路設計計的情況況進行選選擇。 2.多多種EDDA HYPERLINK o 工具 o 工具 工具具協(xié)同

13、設設計 在 HYPERLINK x o FPGA FPGGA設計計的各個個環(huán)節(jié)都都有不同同公司提提供不同同的EDDA工具具。每個個EDAA工具都都有自己己的特點點。一般般情況，由FPPGA廠廠商提供供的集成成開發(fā)環(huán)環(huán)境，如如Quaartuus III，在在設計綜綜合和設設計仿真真環(huán)節(jié)都都不是非非常優(yōu)秀秀，因此此一般都都會提供供第三方方EDAA工具的的接口，讓用戶戶更方便便地利用用其它EEDA工工具。在在這方面面，作為為EDAA集成開開發(fā)環(huán)境境的Quuarttus II做做得很好好，不僅僅可以產產生并識識別EDDIF網網表文件件、VHHDL網網表文件件和Veerillog HDLL網表文文件，為

14、為其它EEDA工工具提供供了方便便的接口口，而且且可以在在Quaartuus III集成成環(huán)境中中自動運運行其它它EDAA工具。在FPGGA的開開發(fā)中，如果選選用Allterra公司司器件的的話，QQuarrtuss III+FPPGA Commpiller II+Moddelssim的的工具組組合是非非常理想想的選擇擇。如圖圖2所示，使用這這三個EEDA工工具對實實例進行行協(xié)同設設計的流流程。下下面，我我們將詳詳細介紹紹這三個個工具的的協(xié)同設設計。 （1）設計計輸入和和綜合 在FPGGA CComppileer III中編編輯“ss_too_p.vhdd”設計計文件，并進行行邏輯分分析、綜綜

15、合和優(yōu)優(yōu)化。使使用FPPGA Commpiller II綜綜合時，我們能能夠設置置綜合的的各種約約束條件件及優(yōu)化化重點，并選擇擇不同廠廠家的器器件。在在設計中中，我們們使用FFilee菜單中中的“DDesiign Wizzardd”，創(chuàng)創(chuàng)建項目目，添加加“s_to_p.vvhd”設計文文件，并并選擇AAlteera公公司FLLEX110KEE系列型型號為EEPF110K330ETTC1114-11的器件件為目標標器件，在設置置完成后后，軟件件將自動動開始綜綜合和優(yōu)優(yōu)化。綜綜合、優(yōu)優(yōu)化后，我們可可以查看看結果和和綜合所所得到的的原理圖圖，看看看是否能能滿足要要求。接接著，在在Synntheesi

16、ss菜單中中選擇“Expportt Neetliist.”打開導導出網表表的對話話框。在在這里，可以設設置和導導出用于于布局布布線和前前仿真的的網表。在項目目對應的的文件夾夾中，“s_tto_pp.eddf”是是用于QQuarrtuss III布局布布線的，而“ss_too_p.vhdd”（注注意：這這個文件件和源文文件具有有相同的的名字）則用于于Moddelssim前前仿真的的。 （2）功能能仿真和和前仿真真 使用Moodellsimm來進行行功能仿仿真和前前仿真。在Moodellsimm進行功功能仿真真和前仿仿真的操操作一摸摸一樣，只是輸輸入的源源程序不不同罷了了。首先先，我們們要創(chuàng)建建項

17、目，選擇對對應的工工作庫，并將源源文件加加入到項項目中。接著選選擇Coompiile菜菜單中的的“Coompiile.”對源文文件進行行編譯，并編寫寫測試臺臺（可以以是Maacroo文件，也可以以是TeestBBencch）。最后，選擇SSimuulatte菜單單中的“Simmulaate.”，在“SSimuulatte”對對話框中中選擇仿仿真需要要實體，采用對對應的測測試臺進進行仿真真，驗證證系統(tǒng)的的邏輯功功能及綜綜合后的的邏輯功功能的正正確性。 （3）布局局布線和和時序分分析 如果仿仿真結果果沒有問問題，接接下來的的工作就就是布局局布線。在布局局布線之之前，先先對Quuarttus II的

18、的設計環(huán)環(huán)境進行行設置。在Prrojeect菜菜單中選選擇“EEDA Toool SSetttingg.”，打打開EDDA工具具設置對對話框。在這里里，我們們能選擇擇設計輸輸入和綜綜合工具具，仿真真工具，時序分分析工具具和版圖圖級工具具?，F在在，我們們關心的的是設計計輸入和和綜合工工具還有有仿真工工具，分分別在對對應的列列表框中中選擇FFPGAA Coompiilerr III和Moddelssim。注意仿仿真工具具還要確確定輸出出語言。布局布布線的輸輸入源文文件是經經FPGGA CComppileer III綜合合、優(yōu)化化的輸出出文件。在這里里，FPPGA Commpiller II 的輸出

19、出文件“s_tto_pp.eddf”即即是Quuarttus II布布局布線線的輸入入文件。對這個個 HYPERLINK o 文件 o 文件 文件進行行編譯和和時序分分析，就就可以得得到布局局布線后后的用于于時序 HYPERLINK o 仿真 o 仿真 仿仿真和編編程下載載的文件件。觀察察編譯結結果，發(fā)發(fā)現時序序分析中中fmaax為2044.088MHzz，就這這個指標標而言，采用 HYPERLINK o FPGA o FPGA FFPGAA Coompiilerr III綜合、優(yōu)化顯顯然比采采用Quuarttus II綜綜合的效效果要好好。編譯譯輸出的的文件中中有幾個個是下面面步驟要要用到的

20、的：一個個是時序序仿真文文件，軟軟件將這這些文件件都存于于項目文文件夾下下面的“Simmulaatioon”文文件夾中中，包括描描述電路路的邏輯輯結構的的網表文文件“ss_too_p.vhoo”和對對應的延延時標準準格式文文件“ss_too_p_vhdd.sddo”；另一個個是編程程下載文文件，包包括不同同格式的的“s_to_p.ssof”和“s_to_p.ppof”。 （4）時序序仿真 進行時時序仿真真前，我我們要確確定已經經獲得針針對特定定FPGGA輸出出網表文文件，對對應延時時標準格格式文件件，以及及廠家提提供的與與特定FFPGAA對應的的庫文件件。其中中網表文文件和標標準延時時格式文文

21、件是布布局布線線時產生生的文件件，而庫庫文件則則是由廠廠商提供供，在QQuarrtuss III軟件的的安裝目目錄中可可以找到到。本 HYPERLINK o 設計 o 設計 設設計中，網表文文件時“s_tto_pp.vhho”，延時標標準格式式文件是是“s_to_p_vvhd.sdoo”，并并由于選選用Allterra公司司FLEEX100KE系系列的EEPF110K330ETTC1114-11為目標標器件，所以庫庫文件是是“FLLEX110KEE_ATTOMSS.VHHD”和和“FLLEX110KEE_COOMPOONENNTS.VHDD”。確定輸輸入文件件后，我我們就能能利用MModeel

22、siim進行行時序仿仿真。 首先，建立項項目，將將上述文文件添加加到項目目中去，并在“worrk”庫庫中新建建 “fflexx10kke” 庫。接著著，打開開“Coompiile”對話框框，先在在“fllex110kee” 庫庫中編譯譯文件“fleex100ke _attomss.vhhd”和和“fllex110kee _ccomppomnnetss.vhhd”，再在“worrk”庫庫中編譯譯文件“s_tto_pp.vhho”（注意一一定要弄弄清楚編編譯次序序）。編編譯完成成之后，我們就就可以進進行仿真真了。時時序仿真真與功能能仿真和和前仿真真不同的的是時序序仿真需需要加入入延時標標準格式式文件。打開“Simmulaate”對話框框，選擇擇要仿真真的實體體“s_to_p”,并在選選擇SDDF標簽簽，加入入延時標標準格式式文件是是“s_to_p_vvhd.sdoo”。其其它的操操作和功功能仿真真和前仿仿真相同同。從