頻率特性測(cè)試儀的設(shè)計(jì)

1、,3。,3。頻率特性測(cè)試儀的設(shè)計(jì)1引言口率特性是一個(gè)網(wǎng)絡(luò)性能最直觀的反映。,FPGA，通過(guò)A/D和DDA,網(wǎng)絡(luò)幅頻特性與相頻特性的數(shù)顯等。,(10Hz11MHz),1方案1：利用公式H(s)=R(s)/E(s),以沖擊函數(shù)為激勵(lì)，則輸出信號(hào)的拉,據(jù)做FFT,方案2：掃頻測(cè)試法?？谙到y(tǒng)在正弦信號(hào)的激勵(lì)下，穩(wěn)態(tài)時(shí)，響應(yīng)信號(hào)與輸,2。212方案1：,方案2：采用數(shù)字鎖相環(huán)頻率合成技術(shù)。但鎖相環(huán)本身是一個(gè)惰性環(huán)節(jié)，口,方案3：采用數(shù)字直接頻率合成技術(shù)（DDFS）。以單片機(jī)和FPGA為控制核心,該方4給出DAC0800,R1短路即2：2：213方案1：采用二極管,方案2：采用真有效值檢測(cè)器件。該方法電路

2、簡(jiǎn)單，精度高，穩(wěn)定性高。,2。214方案1：采用低通濾波環(huán)；,方案2：計(jì)數(shù)法。兩路信號(hào)經(jīng)整形異或后，所得的脈沖占空比能反映相位差,度很高。,2。3FPGA,DDFS,AD637FPGA,100Hz1100kHz,示波器,LCD同步顯示相應(yīng)的功能和數(shù)據(jù)，人機(jī)1設(shè)計(jì)框圖。圖1系統(tǒng)宜體設(shè)計(jì)框圖LCD地盤(pán)單片機(jī)圖1系統(tǒng)宜體設(shè)計(jì)框圖LCD地盤(pán)單片機(jī)掃描信號(hào)源4x(n)_Acos(30n+f)411x(n)_Acos(30n+f)H(j3),y(n)。,%(n)=g(n)+g*M式中，虱孔)二十4而%對(duì)于輸入為酒%線(xiàn)性時(shí)，不變系統(tǒng)穩(wěn)態(tài)輸出為小西心幾根據(jù)線(xiàn)性性質(zhì)可知，輸入爪幾)的響應(yīng)廿S)為：以用)=；忸/

3、(漕胭叼口同理，輸入/(“)的輸用為*(孔)是外(電)的復(fù)共4E口于是得到輸出y(/i)的表達(dá)式：y(”)R(Ji)H*5)yn)=-k-AAz4e_(7/(ee*=41/(評(píng))1匚口用切泌+“)切,：,幅被|H(ej3)|加權(quán)，3=30的幅度函數(shù)值；第二，q(30)的相位時(shí)延，即網(wǎng)絡(luò)系統(tǒng)在3=30的相位值。412DDS信號(hào)源根據(jù)DDFS：_內(nèi)通“ys-式中fclk為基準(zhǔn)頻率，M為相位增量因子，N為累加器的位數(shù)。M取22,N取24。32個(gè)以上點(diǎn)，則累加器為得到100kHz32個(gè)以上點(diǎn)，則累加器輸出口級(jí)D口輸出口級(jí)D口A轉(zhuǎn)換需要至少的DAC900,不僅滿(mǎn)足了對(duì)A轉(zhuǎn)換中固有的量化誤差。312MHz

4、,DIA轉(zhuǎn)換速度的要求，而且具有fclk取40MHz，頻率的最小步進(jìn)：30ns、10位10位數(shù)據(jù)線(xiàn)，減少了D419Hz0413419Hz0413設(shè)INl和IN2為兩路具有相位差經(jīng)整形后得到的方波信號(hào)，Gate2為INl和IN2經(jīng)過(guò)口或后得到的脈沖信號(hào)，和IN2經(jīng)過(guò)口或后得到的脈沖信號(hào)，F(xiàn)olFPGA內(nèi)部的標(biāo)準(zhǔn)高頻脈沖信號(hào)，取40MHz。將IN2將IN2八分頻，結(jié)合單片機(jī)控制，Gatel。,Gate2。Gatel中含有IN2的4個(gè)周期，Gate2含有,Gate2。Gatel中含有IN2的4個(gè)周期，Gate2含有8個(gè)口或脈沖。其中分別對(duì)clk進(jìn)行計(jì)數(shù)，分別得到計(jì)數(shù)值M和N。根據(jù)公式一堵。土精確地測(cè)

5、得相位差絕對(duì)值。2所示。由于對(duì)高頻脈沖計(jì)數(shù)可能存在口1的誤差：)=-板;xx360-yx0 x360c之在F=100kHz時(shí)，Mmin11600,則6max(口中)0.9FPGAD觸發(fā)器，以INl為觸發(fā)器,IN2為觸發(fā)器的時(shí)鐘輸入，,則口中0；,則口中0。川_TLrLrLrLTLru加LOLFknLFErLTL備.nnnnnnnn圖2圖2測(cè)相時(shí)序圖5511Hz的如圖低通濾波器，3所示。測(cè)量+J2VOAD637AD637。輸出直流約有系統(tǒng)有效值檢測(cè)模塊后接一級(jí)截止頻率為011VD10-12V正50tQ47吐n-1B1MCACOFFSETCSDFDBBOSINC+VS-vs14I1Hz的如圖低通濾

6、波器，3所示。測(cè)量+J2VOAD637AD637。輸出直流約有系統(tǒng)有效值檢測(cè)模塊后接一級(jí)截止頻率為011VD10-12V正50tQ47吐n-1B1MCACOFFSETCSDFDBBOSINC+VS-vs14I1I-1471+12VLF356；4圖3真有效慎檢測(cè)模塊電路5122個(gè)D口A轉(zhuǎn)換器向X、Y軸同步送入DAC0800作為數(shù)模轉(zhuǎn)換器，由于掃描信號(hào)為015V的鋸DAC0800作為數(shù)模轉(zhuǎn)換器，由于掃描信號(hào)為015V的鋸55V,掃描信號(hào)和數(shù)據(jù)信號(hào)的D口A轉(zhuǎn)換器分別采用單可。DAC0800C2/1011_12.n14-FsE7rL-1可。DAC0800C2/1011_12.n14-FsE7rL-1OUF工VLCBlB2B3B4B5B6B7BSVBEVDDloirrTUGtVREF-VKEF+COMP4.5kl-5uTpu丁R,.-oXZeS14m10LF356L-KV-12VDAC0800雙極性接法電路6單片機(jī)FPGA組成，F(xiàn)PGARAM設(shè)計(jì)5單片機(jī)FPGA組成，F(xiàn)