數(shù)字電子技術(shù)：組合邏輯電路3

1、4.4 若干典型的組合邏輯電路1) 編碼器 (Encoder)的概念與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1 編碼器能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。 如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成 8個(gè)3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。編碼器的邏輯功能：編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)

2、以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。二進(jìn)制編碼器的結(jié)構(gòu)框圖普通二進(jìn)制編碼器2) 編碼器的工作原理I0 I1 Yn-1 Y0 Y1 1n2-I二進(jìn)制 編碼器 2n個(gè) 輸入 n位二進(jìn)制碼輸出 (1) 4線2線普通二進(jìn)制編碼器 (設(shè)計(jì))1000010000100001Y0Y1I3I2I1I0 （2）邏輯功能表編碼器的輸入為高電平有效 （a）邏輯框圖4輸入二進(jìn)制碼輸出110110002) 編碼器的工作原理該表達(dá)式是否可以再簡(jiǎn)化？上述是將輸入的其它12種組合對(duì)應(yīng)的輸出看做0。如果看做無關(guān)項(xiàng)，則表達(dá)式為當(dāng)只有I3為1時(shí)，Y1

3、Y0 = ？Y1Y0 = 11無法輸出有效編碼。結(jié)論：普通編碼器不能同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)I3= I2 = 1 , I0= I1= 0時(shí)，Y1Y0 = ？Y1Y0 = 11若有2個(gè)以上的輸入為有效信號(hào)？ (2) 優(yōu)先編碼器 優(yōu)先編碼器的提出： 實(shí)際應(yīng)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。 必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級(jí)別。 識(shí)別多個(gè)編碼請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。(2)優(yōu)先編碼器線(42 線優(yōu)先編碼器)（設(shè)計(jì)）（1）列出功能表輸 入輸 出I0I1I2I3Y1Y0100000100011010111高低（2）寫出邏輯表達(dá)

4、式（3）畫出邏輯電路（略）輸入編碼信號(hào)高電平有效，輸出為二進(jìn)制代碼輸入編碼信號(hào)優(yōu)先級(jí)從高到低為I0I3輸入為編碼信號(hào)I3 I0 輸出為Y1 Y03321IIIY+=33210IIIIY+=當(dāng)所有輸入都是0時(shí)，輸出什么？例 鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標(biāo)志 編碼輸入 沒有編碼輸入時(shí),輸出是什么?使能標(biāo)志有什么作用? 功能表 輸 入輸 出S0S1S2S3S4S5S6S7S8S9ABCDGS11111111110000011111111101001111111111011000111111110110111111111101110110111111011110101111110

5、1111101001111011111100111110111111100101101111111100011011111111100001該編碼器為輸入低電平有效。輸出高電平有效，GS為標(biāo)志位。鍵盤輸入8421BCD碼編碼器（分析）CMOS集成電路優(yōu)先編碼器CD4532的示意框圖、引腳圖（3）典型中規(guī)模集成電路編碼器 優(yōu)先編碼器CD4532功能表輸 入輸 出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLH

6、LLLLLLLHLLLHLEI=0，電路不工作，GS = EO =0，Y2 Y1 Y0 =000 EI=1，電路工作，無有效高電平輸入， Y2 Y1 Y0 =000， GS = 0，EO=1 ；EI=1，電路工作，輸入I0 I7分別有高電平輸入時(shí)，Y2 Y0為I0 I7的編碼輸出，GS =1 ， EO =0。 優(yōu)先級(jí)I7 I0為什么要添加GS、EO輸出信號(hào)？用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。 0 禁止 0 0 0 00 0 0 0 0 0 0 0 0無編碼輸出 禁止00EI2 =0，電路不工作，GS = EO1 =0，L3 L2 L1 L0 =

7、0000 cascade1允許 0 0 0 01 0 0 0 0 0 0 0 0 允許01若無有效電平輸入若無有效電平輸入EI2=1，電路工作，無有效高電平輸入， L3 L2 L1 L0 =0000， GS = 0，EO1=1 ；1 允許 0 0 0 0 000 111 0 0 0 0 允許10若無有效電平輸入 0 1 1 1哪塊芯片的優(yōu)先級(jí)高？1若有效電平輸入11 允許 0 0 0 1 1 1 10 0 0 0 1 0 0 0 禁止00若有效電平輸入 1 1 1 1EI2 =1，電路工作，輸入A0 A15分別有高電平輸入時(shí)，L3 L2 L1 L0為A0 A15的編碼輸出，GS =1 ， EO

8、1=0。 電路為16線-4線優(yōu)先編碼1譯碼器的分類： 譯碼：譯碼是編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào)(即電路的某種狀態(tài))。1、譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器：代碼變換器：將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)。 將一種代碼轉(zhuǎn)換成另一種代碼。 二進(jìn)制譯碼器 二十進(jìn)制譯碼器顯示譯碼器常見的唯一地址譯碼器： 4.4.2 譯碼器/數(shù)據(jù)分配器（1） 二進(jìn)制譯碼器n 個(gè)輸入端使能輸入端 EI2n個(gè)輸出端設(shè)輸入端的個(gè)數(shù)為n，輸出端的個(gè)數(shù)為M，則有 M=2n2、典型譯碼器電路及應(yīng)用2線 - 4線譯碼器的邏輯電路(分析） LHHHHHLHLHH

9、LHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E0001101111HHHHHY3Y2Y1Y0A0A1E輸 出輸 入 功能表011174HC139 集成譯碼器 LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸 出輸 入功能表邏輯符號(hào)說明邏輯符號(hào)框外部的符號(hào)，表示外部輸入或輸出信號(hào)名稱，字母上面的“”號(hào)說明該輸入或輸出是低電平有效。符號(hào)框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過程中，如果低有效的輸入或輸出變量上面的“”號(hào)參與運(yùn)算，則在畫邏輯圖或驗(yàn)證真值表時(shí)，注意將其還原為低有效符號(hào)。 74HC138(74LS1

10、38) 集成譯碼器 邏輯符號(hào)74HC138 集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHHHHHHHHHHA2E3輸 出輸 入A1A0LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHH

11、HHHLHHHHHHHHHHHHHHHHHH A2E3輸 出輸 入A1A01、已知下圖所示電路的輸入信號(hào)的波形，試畫出譯碼器輸出的波形。27/95000111工作禁止禁止禁止禁止工作101110011101禁止工作111110禁止工作2、譯碼器的擴(kuò)展用74X139和74X138構(gòu)成5線-32線譯碼器000111輸 入輸 出L0L1L2L3L4L29L30L3100000011111110000111100010111000111110010011111100111011111011111B4B3B2B1B0L27L2811111111111101111111101110111001101111

12、11111111111111111111111111111101110111010111111B4 B3 =00 B2 B1 B0 =000 111時(shí)，L0 L7 B4 B3 =01 B2 B1 B0 =000 111時(shí)，L8 L153線8線譯碼器的 含三變量函數(shù)的全部最小項(xiàng)。Y0Y7基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。譯碼器的應(yīng)用用譯碼器實(shí)現(xiàn)邏輯函數(shù).當(dāng)E3 =1 ，E2 = E1 = 0時(shí)例 用一片74HC138實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)表達(dá)式:在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù)。十進(jìn)制數(shù)BCD輸入輸 出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y

13、7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110對(duì)于BCD代碼以外的偽碼（10101111這6個(gè)代碼）Y0 Y9 均為高電平。 （2） 二十進(jìn)制譯碼器真值表二十進(jìn)制譯碼器的應(yīng)用功能：將8421BCD碼譯成為10個(gè)狀態(tài)輸出。 七段顯示譯碼器（1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。 共陽極顯示器共陰極顯示器abcdfge顯示器

14、分段布局圖七段顯示譯碼器abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e 共陰極顯示器共陽極共陰極YaA3A2A1A0+VCC+VCC顯示譯碼器共陽YbYcYdYeYfYg00000000001aebcfgdYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg00001111110顯示器不同譯碼電路也不同共陽極顯示器共陰極顯示器顯示譯碼器的設(shè)計(jì)顯示譯碼器A0A1A2A3YaYbYcYdYeYfYgA3A2A1A0Ya Yb Yc Yd Ye Yf Yg 字形 0 0 0 0 0 0 0 1 0 0 1 0 0

15、0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1aebcfgd0 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 00 1 0 0 0 0 00 0 0 1 1 1 1 0 0 0 0 0 0 00 0 0 0 1 0 0A3A2A1A00001111000011110Ya0100100000（共陽 低電平驅(qū)動(dòng)）要求用與或非門實(shí)現(xiàn) More in marketColumnRow常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器74HC4

16、511 顯示譯碼器與顯示器的連接方式 LLLLLLLLLLHHHL8HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcbaD3LTBLLE字形輸 出輸 入十進(jìn)制或功能D2D1D0HLLHHHHLHHLHHL6HLHHLHHHHHLHHL7LLLLHHLHLHLHHL5LHHHHHHLLHLHHL4LLLLLLLHLLHHHL9HH集成七段顯示譯碼器74HC4511邏輯功能表*XXXXHHH鎖存LLLLLLLHLHHHHL13LLLLLLLLLHHHHL12LLLLLLLHHLHHHL11LLLLLLLLHLHHHL

17、10gfedcbaD3LTBLLE字形輸 出輸 入十進(jìn)制或功能D2D1D0HHHHHHHXXXXLXX燈測(cè)試LLLLLLLXXXXHLX熄滅LLLLLLLHHHHHHL15LLLLLLLLHHHHHL14熄滅熄滅熄滅熄滅熄滅滅燈熄滅*續(xù)表例 由譯碼器、顯示譯碼及4個(gè)七段顯示器構(gòu)成的4位動(dòng)態(tài)顯示電路如圖所示，試分析工作原理。 位選擇信號(hào)A1、A0控制 依次產(chǎn)生低電平，使4個(gè)顯示器輪流顯示。要顯示的數(shù)據(jù)組依次送到D3D2D1D0 分別在4個(gè)顯示器上顯示。利用人的視覺暫留時(shí)間，可以看到穩(wěn)定的數(shù)字。例 試用74HC4511和必要的門電路構(gòu)成24小時(shí)及分鐘的譯碼電路，并將小時(shí)高位的零熄滅。數(shù)據(jù)分配器：相

18、當(dāng)于多輸出的單刀多擲開關(guān)，是一種將公共數(shù)據(jù)線上的數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖用74HC138 組成數(shù)據(jù)分配器用譯碼器實(shí)現(xiàn)數(shù)據(jù)分配器 010110001 數(shù)據(jù)輸入 通道選擇信號(hào) Y0 Y1 Y7 +5V D輸 入輸 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時(shí)的功能表

19、例: 試用門電路設(shè)計(jì)一個(gè)具有低電平使能控制的1線4線數(shù)據(jù)分配器，使能信號(hào)無效時(shí)，電路所有的輸出為高阻態(tài)。當(dāng)通道選擇信號(hào)將1路輸入信號(hào)連接到其中1路輸出端時(shí)，其他輸出端為高阻狀態(tài)。輸 入輸 出ES1S0Y3Y2Y1Y0000zzzIn001zzInz010zInzz011Inzzz1xxzzzz1. 列真值表輸出端有3種狀態(tài)（0、1、z），輸出級(jí)是4個(gè)三態(tài)門組成。輸入端有四個(gè)，一個(gè)是數(shù)據(jù)輸入端，一個(gè)是使能端E，還有兩個(gè)通道選擇輸入端S1、S0。 2. 寫出4個(gè)三態(tài)門控制端的邏輯表達(dá)式3. 畫邏輯電路4.4.3 數(shù)據(jù)選擇器（多路選擇器MUX）1、數(shù)據(jù)選擇器的定義與功能 數(shù)據(jù)選擇的功能：在通道選擇信

20、號(hào)的作用下，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，又稱“多路開關(guān)” 。2選1數(shù)據(jù)選擇器1位地址碼輸入端邏輯符號(hào)1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端4選1數(shù)據(jù)選擇器2 位地址碼輸入端邏輯符號(hào)1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端（1）邏輯電路由3個(gè)2選1數(shù)據(jù)選擇器構(gòu)成4選1數(shù)據(jù)選擇器。（2）工作原理及邏輯功能真值表選擇輸入輸 出S1S0Y00D001D110D211D3（3）數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)例 試用數(shù)據(jù)選擇器實(shí)現(xiàn)下列邏輯函數(shù) 用4選1數(shù)據(jù)選擇器實(shí)現(xiàn) 用2選1數(shù)據(jù)選擇器和必要的邏輯門實(shí)現(xiàn)2選1數(shù)據(jù)選擇器只有1個(gè)選通端接輸入A，表

21、達(dá)式有3個(gè)變量。因此數(shù)據(jù)端需要輸入2個(gè)變量?？疾煺嬷当鞡、C與L1的關(guān)系。 用2選1數(shù)據(jù)選擇器和必要的邏輯門實(shí)現(xiàn)輸 入輸 出ABCL10000L1=BC0010010001111001101011011111利用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)的一般步驟:（變量數(shù)=選通端數(shù)）a、將函數(shù)變換成最小項(xiàng)表達(dá)式b、地址信號(hào)S2、 S1 、 S0 作為函數(shù)的輸入變量c、處理數(shù)據(jù)輸入D0D7信號(hào)電平。邏輯表達(dá)式中有mi ,則相應(yīng)Di =1，其他的數(shù)據(jù)輸入端均為0。總結(jié):當(dāng)變量數(shù)選通端數(shù)，考慮如何將某些變量接入數(shù)據(jù)端。（4）數(shù)據(jù)選擇器構(gòu)成查找表LUT構(gòu)成FPGA基本單元的邏輯塊主要是查找表LUT。LUT實(shí)質(zhì)是一個(gè)小規(guī)模的

22、存儲(chǔ)器，以真值表的形式實(shí)現(xiàn)給定的邏輯函數(shù)。3輸入LUT的結(jié)構(gòu)及邏輯符號(hào)如圖。 存放0或1的存儲(chǔ)單元用查找表LUT實(shí)現(xiàn)邏輯函數(shù)用LUT實(shí)現(xiàn)邏輯函數(shù)，變量A、B、C接選擇輸入端，對(duì)存儲(chǔ)單元進(jìn)行編程。根據(jù)前面例題已知 （5）數(shù)據(jù)選擇器、數(shù)據(jù)分配器與總線的連接這種信息傳輸?shù)幕驹碓谕ㄐ畔到y(tǒng)、計(jì)算機(jī)網(wǎng)絡(luò)系統(tǒng)、以及計(jì)算機(jī)內(nèi)部各功能部件之間的信息轉(zhuǎn)送等等都有廣泛的應(yīng)用。74HC151邏輯符號(hào)D7YYE74HC151D6D5D4D3D2D1D0S2S1S0集成電路數(shù)據(jù)選擇器8 選 1 數(shù)據(jù)選擇器74HC151輸 入輸 出使 能選 擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD

23、3LHLLD4LHLHD5LHHLD6LHHHD774HC151的功能表當(dāng)E=1時(shí)，Y=0 。 當(dāng)E=0時(shí)（1）數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制Di ，就可得到不同的邏輯函數(shù)。74HC151的應(yīng)用當(dāng)D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 時(shí)：當(dāng)D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 時(shí)：D7YYE74HC151D6D5D4D3D2D1D0S2S1S0當(dāng)E=0時(shí)： 比較Y與L，當(dāng) D3=D5=D6=D7= 1 D0=D1=D2=D4=0時(shí)，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例 試用8選1數(shù)據(jù)選擇器74H

24、C151產(chǎn)生邏輯函數(shù) 8選1數(shù)據(jù)選擇器位的擴(kuò)展:用兩片74HC151組成二位八選一的數(shù)據(jù)選擇器（位擴(kuò)展）輸入：D10D00 D11D01 D12D02 D17D07輸出： Y1Y0=D10D00 =D11D01 =D12D02 =D17D07通道選擇數(shù)據(jù)輸出 數(shù)據(jù)輸出 D00D01D07D10D11D17Y0Y1D00 D07D10 D17Stereo/LStereo/R用8選1數(shù)據(jù)選擇器的擴(kuò)展為16選1數(shù)據(jù)選擇器（字?jǐn)U展）16選1數(shù)據(jù)選擇器數(shù)據(jù)輸入端：16路 （D0D15）DCBA=10001111 Y= D8D15DCBA=00000111 Y= D0D7通道選擇 數(shù)據(jù)輸出 D0D1D7D

25、8D9D15Y通道地址碼：4位 （DCBA）DCBA=0011 0工作禁止= D30 四片 8 選 1（74HC151）32 選 1 數(shù)據(jù)選擇器1/2 74LS139SA4A3A2A1A0&Y74151 (4)D7S2D0ENS0S1S4Y374151 (1)D7S2D0ENS0S1D0S1Y074151 (2)D7S2D0ENS0S1S2Y174151 (3)D7S2D0ENS0S1S3Y2D7D8D15D16D23D24D311 1 1 1 1 000 111禁止 禁止 禁止 禁止 0 0 01 1 1 0 禁止 禁止 禁止 使能 0 1禁止 禁止 使能 禁止 禁止 使能 禁止 禁止 使能

26、 禁止 禁止 禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換000100010110001101011111D0 D1 D2 D3 D4 D5 D6 D7001010011100101110111=D1=1=D3=0=D4=1=D5=1=D6=0=D7=1（2）用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換并 入串 出000=D0=0=D2=01. 1位數(shù)值比較器:比較兩個(gè)1位二進(jìn)制數(shù)的大小的電路 (設(shè)計(jì)) 數(shù)值比較器：對(duì)兩個(gè)數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個(gè)一位二進(jìn)制數(shù)

27、 A、B 輸出： FBA=1，表示A大于BFBABFABA=FBA B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1輸 出輸 入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0

28、HLLA3 = B3A2 = B2A1 = B1A0 FBAFBA=低位片B3A3B0A0B7A7B4A4 注意優(yōu)先級(jí)！用4片74HC85組成16位數(shù)值比較器（串聯(lián)擴(kuò)展方式）高位片 輸出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12電路的工作速度如何提高？-并聯(lián)擴(kuò)展方式問題：如果每一片延遲時(shí)間為10ns，16位串行比較器延遲時(shí)間？用74HC85組成16位數(shù)值比較器的（并聯(lián)擴(kuò)展方式）B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出問題：如果每一片延遲時(shí)間為10ns，16位串行比較器延遲時(shí)間？4.4.5 算術(shù)運(yùn)算電路1 1 0 1

29、1 0 0 1+011010011半加：在兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，不考慮低位來的進(jìn)位的相加 全加：在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加 加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器兩個(gè)4 位二進(jìn)制數(shù)相加:（1）1位半加器（Half Adder） 不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加的器件。 半加器的真值表邏輯表達(dá)式1000C011110101000SBA 半加器的真值表BABAS+=AB如果用與非門實(shí)現(xiàn)最少要幾個(gè)門?C = AB 邏輯圖（2）全加器（Full Adder） 1110100110010100全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號(hào)相加，

30、并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。111011101001110010100000C0SCiBiAi 你能用7415174138設(shè)計(jì)全加器嗎? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同? 于是可得全加器的邏輯表達(dá)式為利用半加器實(shí)現(xiàn)全加器的方案加法器的應(yīng)用1110100110010100全加器真值表 111011101001110010100000C0SCiBiAiAi Bi Ci有奇數(shù)個(gè)1時(shí)，S為1；Ai Bi Ci有偶數(shù)個(gè)1以及全為0時(shí)，S為0。-用全加器組成三位二進(jìn)制代碼奇偶校驗(yàn)器用全加器組成八位二進(jìn)制代碼奇校驗(yàn)器，電路應(yīng)如何連接？A i B i S i C I C O A i B i

31、 S i C I C O A i B i S i C I C O A i B i S i C I C O b0b1b2b3b4b5b6b7L全加器組成的八位二進(jìn)制代碼奇校驗(yàn)器111011101001110010100000LSi-1Si-2Si-301101010（1）串行進(jìn)位加法器如何用1位全加器實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)，采用串行進(jìn)位加法器運(yùn)算速度不高。2、多位數(shù)加法器1 1 0 11 0 0 1+0110100110定義兩個(gè)中間變量Gi和Pi ： Gi= AiBi （進(jìn)位產(chǎn)生變量） （2）超前進(jìn)位加法器 提高運(yùn)算速度的基本思想：設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位信號(hào)，而無需等待最低位的進(jìn)位信號(hào)。定義第i 位的進(jìn)位信號(hào)（Ci ）：Ci= GiPi Ci-1 （進(jìn)位傳輸變量） 4位全加器進(jìn)位信號(hào)的產(chǎn)生：C0= G0+P0 C-1 C1= G1+P1C0C1 = G1+P1G0+ P1P0C-1 C2= G2+P2C1 C2 = G2+P2 G1+