集中性實踐環(huán)節(jié)教學(xué)大綱模板

PAGE4集中性實踐環(huán)節(jié)教學(xué)大綱模板《電子設(shè)計自動化課程設(shè)計》教學(xué)大綱一、課程的基本信息適用范圍2016本科人才培養(yǎng)方案課程代碼課程類別集中實踐課課程名稱電子設(shè)計自動化課程設(shè)計周數(shù)2周學(xué)分2先修課程模擬電子技術(shù)、數(shù)字電子技術(shù)、信號與系統(tǒng)、單片機技術(shù)、C語言程序設(shè)計并修課程電子設(shè)計自動化適用專業(yè)電子信息工程開課單位課程簡介電子信息技術(shù)的迅猛發(fā)展，使現(xiàn)代電子產(chǎn)品的設(shè)計技術(shù)發(fā)生了革命的變化，這就是國外已廣泛采用的電子設(shè)計自動化（EDA）技術(shù)。利用EDA技術(shù)，電子系統(tǒng)工程師可快速方便地實現(xiàn)數(shù)字系統(tǒng)的集成。為了適應(yīng)電子信息技術(shù)發(fā)展的潮流和國際競爭對人材的需要，在本科生中進(jìn)行EDA技術(shù)的教學(xué)已成為當(dāng)務(wù)之急。本課程的任務(wù)是：通過課堂教學(xué)和學(xué)生實驗、課程設(shè)計的鍛煉，使學(xué)生掌握EDA相關(guān)技術(shù)的基本知識，掌握利用計算機輔助進(jìn)行CPLD/FPGA開發(fā)設(shè)計的方法和技巧，教會學(xué)生一種全新的設(shè)計思路，學(xué)會使用VHDL語言來描述電路行為，為以后進(jìn)行更為復(fù)雜和高速的系統(tǒng)設(shè)計和CPLD/FPGA芯片的開發(fā)等高端應(yīng)用打下良好的基礎(chǔ),掌握現(xiàn)代數(shù)字系統(tǒng)的設(shè)計思想和方法，并具有動手設(shè)計簡單電子系統(tǒng)的能力。建議教材潘松.《EDA技術(shù)實用教程》(第三版).科學(xué)出版社,2007年08月參考書1.《EDA技術(shù)及應(yīng)用實踐》(第一版)，高有堂，清華大學(xué)出版社,，2006年8月潘松；2.《電子設(shè)計自動化應(yīng)用技術(shù)》(第一版)，路而紅，高等教育出版社，2004年11月；3.《CPLD/FPGA與ASIC設(shè)計實踐教程》(第一版)，陳頤，科學(xué)出版社，2005年8月。二、目的與要求目的：通過《電子設(shè)計自動化》的課程設(shè)計教學(xué)環(huán)節(jié)，掌握VHDL程序的設(shè)計和FPGA/CPLD開發(fā)過程，了解CPLD/FPGA電子器件的基本組成與結(jié)構(gòu)，通過對CPLD/FPGA下載電路的裝配過程，掌握MAX7000S、ACEX、CLONE、MAXII等系列芯片的開發(fā)，學(xué)習(xí)CPLD/FPGA的下載電路裝配工藝和正確的焊接方法及提高動手能力。讓同學(xué)們掌握電子設(shè)計自動化的設(shè)計流程。檢驗同學(xué)們對所學(xué)知識的掌握程度和運用能力。要求：要求獨立設(shè)計EDA開發(fā)系統(tǒng)的軟硬件，掌握印刷電路板的設(shè)計、制作及檢驗工藝技術(shù)。掌握可編程器件的VHDL綜合編程與開發(fā)、設(shè)計制造、調(diào)試維修的能力。三、內(nèi)容與時間安排1.內(nèi)容完成“CPLD+MCU多功能下載板電路設(shè)計”（詳：CPLD下載電路+MCU電路+串口電路+LED動態(tài)顯示電路+外接I/O口）。2.時間安排.時間共兩周。（1）查找并翻譯CPLD/FPGA及相關(guān)芯片資料。1.0天（2）設(shè)計下載板原理圖及PCB圖。2.0天（3）設(shè)計系統(tǒng)的VHDL和匯編程序。2.0天（4）印刷電路板焊接。1.0天（5）結(jié)合MAXPLUSII和QUARTUS進(jìn)行下載功能調(diào)試。1.0天（6）軟硬件整體調(diào)試。1.5天（7）驗收及總結(jié)課程設(shè)計報告。1.5天四、作業(yè)（報告）要求課程設(shè)計報告填寫要認(rèn)真，課程設(shè)計報告要體現(xiàn)課程設(shè)計的內(nèi)容、目的、要求及步驟，并把課程設(shè)計過程中的數(shù)據(jù)、波形和結(jié)果要認(rèn)真記錄，必須要有原理圖、PCB圖、程序流程圖和原件清單，課程設(shè)計報告要體現(xiàn)實驗中的各個步驟、方案選取、問題與心得體會。所有規(guī)范的圖形、表格、有關(guān)程序和有關(guān)波形要用鉛筆畫或打印然后附到課程設(shè)計報告中,整個過程中要體現(xiàn)出一下四點：1.設(shè)計思路清晰；2.設(shè)計電路準(zhǔn)確，有所創(chuàng)新；3.電路連接正確，實驗效果明顯；4.課設(shè)報告整潔，層次清楚。五、考核方式課程設(shè)計采用優(yōu)、良、中、及格不及格五級評分制，其中：最后轉(zhuǎn)化為優(yōu)、良、中、及格和不及格，即90分以上為優(yōu)，80~89分為良，70~79分為中，60~69分為及格，60分以下為不及格?？偝煽兎秩糠?，平時考勤、報告、設(shè)計驗收和答辯。具體評分標(biāo)準(zhǔn)見實施方案。1.平時考勤占30%，無故曠課達(dá)3次取消總成績；2.電路設(shè)計（仿真）、驗收及答辯占40%；3.設(shè)計報告占30%。最后一周的周四、周五進(jìn)行驗收。最后一周的周五進(jìn)行答辯，由2-3位教師組成答辯考核小組，對每位學(xué)生進(jìn)行口試答辯，要求學(xué)生演示所設(shè)計的系統(tǒng)并回答教師所提出的問題。根據(jù)學(xué)生對電路基本知識掌握的程度，系統(tǒng)設(shè)計和軟硬件綜合設(shè)計與調(diào)試的能力，整機的調(diào)試、維修，獨立分析解決問題的能力和創(chuàng)新精神以及課程設(shè)計總結(jié)報告的書寫來綜合評定成績。六、成績評定1.考勤（占30%），無故曠課達(dá)3次取消總成績；2.查找并設(shè)計CPLD/FPGA下載電路原理圖，設(shè)計、檢驗、打印CPLD/FPGA下載電路PCB版圖，印刷電路板檢驗、焊性處理（占20%）；3.利用VHDL語言和C或匯編語言設(shè)計功能項目（占10%）；4.VHDL綜合編譯與下載配置完成功能設(shè)計項目（占10%）；5.總結(jié)報告：書寫設(shè)計說明書、工藝流程、報告（占30%）。七、必要的說明