第七章傳輸門邏輯

半導(dǎo)體集成電路夏煒煒揚(yáng)州大學(xué)物理科學(xué)與技術(shù)學(xué)院E-mail：wwxia@2/4/2023第7章傳輸門邏輯2/4/2023內(nèi)容提要基本的傳輸門信號(hào)傳輸延遲傳輸門邏輯（pass-transistorlogic)傳輸門邏輯版圖舉例傳輸門邏輯舉例pass-transistorlogic的邏輯自動(dòng)生成小結(jié)2/4/2023靜態(tài)邏輯電路pnAO邏輯門的設(shè)計(jì)OABAAABBB輸入信號(hào)加在柵極上，而輸出電壓從漏極輸出輸出為低電平邏輯時(shí)，NMOS網(wǎng)工作輸出為高電平邏輯時(shí)，PMOS網(wǎng)工作OpAnpBn優(yōu)點(diǎn)：低功耗缺點(diǎn)：隨著邏輯的復(fù)雜性增加，晶體管成倍增加2/4/2023邏輯門的設(shè)計(jì)傳輸門邏輯傳輸門邏輯電路輸入信號(hào)可以從柵極、源極、漏極輸入使用傳輸門構(gòu)成傳輸門邏輯2/4/2023傳輸門邏輯abs1s2cbbaacbbaacMUXXORXNOR一般情況下，不使用S1=S2通常柵控制極上采用反向信號(hào)特點(diǎn)：需要的晶體管數(shù)目少2/4/2023邏輯門的設(shè)計(jì)NMOS傳輸門CAB基本的傳輸門NMOS不能夠正確的傳輸高電平2.5V2.5V2.5V1.7V1.7V2.5V2.5V0.9V1.7V為了恢復(fù)全振幅，輸出端用反向器驅(qū)動(dòng)。2.5V電荷保持電路ABVdd-Vth（C：高電平）2/4/20232.5002.501.72.502/4/2023邏輯門的設(shè)計(jì)IV1n1p11.傳輸高電平節(jié)點(diǎn)n1電位升高，當(dāng)電位大于反向器IV1的邏輯閾值時(shí)，反向器輸出低電平，此低電平加在P1管上，P1管導(dǎo)通，n1的電位可以上升到VDD。2.傳輸?shù)碗娖焦?jié)點(diǎn)n1電位較低，當(dāng)電位小于反向器IV1的邏輯閾值時(shí)，反向器輸出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來的低電平。2/4/2023邏輯門的設(shè)計(jì)PMOS傳輸門ABVthPMOS不能夠正確的傳輸?shù)碗娖紸CB基本的傳輸門通常在傳輸固定的高電平時(shí)用（C：低電平）2/4/2023邏輯門的設(shè)計(jì)CMOS傳輸門ABAB高電平、低電平都可以正確傳輸?shù)?、電路?guī)模增大基本的傳輸門傳輸高電平時(shí)PMOS工作，傳輸?shù)碗娖綍r(shí)NMOS工作2/4/2023邏輯門的設(shè)計(jì)信號(hào)傳輸延遲時(shí)間信號(hào)傳輸?shù)?種模式1.柵控制端LH,漏極H,源極LLHHLL2.柵控制端LH,漏極L,源極HLHLHH3.柵控制端H,漏極HL,源極HLHHLHL4.柵控制端H,漏極LH,源極LHHLHLHVDD-VTHVDD-VTH與靜態(tài)邏輯門相同多數(shù)情況下漏源電壓較小，傳輸門晶體管工作在非飽和區(qū)，可將管子看作電阻。但是，由于高電平輸出只能達(dá)到VDD-VTH,因此tPLH較大。2/4/2023VinR112i-1inR2Ri-1RiRnC1C2Ci-1CiCn將晶體管作為電阻時(shí)：Elmore近似公式節(jié)點(diǎn)i的時(shí)定常數(shù)為：tDi=C1R1+C2(R2+R1)+……Ci(R1+R2+…+Ri)傳輸門單元串聯(lián)接續(xù)時(shí)，段數(shù)增加，延遲時(shí)間變大，需要隨處插入反向器。（通常串聯(lián)接續(xù)段數(shù)控制在4內(nèi)）信號(hào)傳輸延遲時(shí)間2/4/2023B=VDD,A=0VDDA=VDD,B=0VDDA=B=0VDDVout,VVin,VA0BBF=AB0.5/0.250.5/0.250.5/0.251.5/0.25傳輸門邏輯2/4/2023F=ABAABF=ABBBBAND/NANDAABF=A+BBF=A+BBBOR/NORAAF=ABF=ABBBXOR/XNORAA傳輸門邏輯相同的電路結(jié)構(gòu)，輸入信號(hào)不同時(shí)，構(gòu)成不同的邏輯功能2/4/2023YYXX傳輸門邏輯版圖舉例XX2/4/2023傳輸門邏輯舉例I1I2SOI1I2SO2輸入MUXSI1I2O7Tr8Tr4輸入MUXI1I3SOI1I4I1I2S14Tr（靜態(tài)邏輯）OOS1I1I2I3I4S22/4/20237Tr8TrABO2輸入XOR（異或門）BBAOABBOABO2輸入XNOR（同或門）7TrBBAO8TrABBO傳輸門邏輯舉例2/4/2023移位器在實(shí)際數(shù)據(jù)計(jì)算時(shí)，有時(shí)需要進(jìn)行數(shù)據(jù)的移位計(jì)算。如：1000810041000右移一位，變?yōu)?1001000右移兩位，變?yōu)?010102每右移一位就相當(dāng)于除22/4/2023移位器例：5位移位器4位移位動(dòng)作2位移位不動(dòng)作1位移位動(dòng)作2/4/2023基于BDD的自動(dòng)邏輯生成10010110aaaaaaaabbbbbbcccaaaa2/4/2023BDD的縮小規(guī)則yzA1A2BCXXXyzABCXX縮減規(guī)則1當(dāng)兩個(gè)節(jié)點(diǎn)的傳輸?shù)较乱患?jí)節(jié)點(diǎn)的傳輸路徑完全相同時(shí),兩個(gè)節(jié)點(diǎn)可以縮減為1個(gè)yXXy縮減規(guī)則2當(dāng)1節(jié)點(diǎn)的所有傳輸路徑都?xì)w結(jié)到同一個(gè)下一級(jí)節(jié)點(diǎn)時(shí),這個(gè)節(jié)點(diǎn)可以省略.X2/4/2023基于BDD的自動(dòng)邏輯生成2/4/2023BDD的縮小過程2/4/2023將BDD轉(zhuǎn)換為MOS電路的過程x2/4/2023舉例0110BBb/bb/bAa/a10BBb/b/bAa/ab2/4/2023舉例(續(xù))b10BBb/b/Aa/abOa/ab/bb/b10Oa/ab/b2/4/2023總結(jié)傳輸門邏輯在構(gòu)成信號(hào)轉(zhuǎn)換電路、信號(hào)選擇低電路、異或同或邏輯、運(yùn)算器時(shí)，性能高于靜態(tài)邏輯電路，使用較為廣泛。邏輯門傳輸電路的振幅由于閾值損失會(huì)減小，信號(hào)的傳輸延遲也較復(fù)雜，設(shè)計(jì)時(shí)需注意。通常不作為標(biāo)準(zhǔn)單元使用。傳輸門單元多段