數(shù)據(jù)通路的實(shí)驗(yàn)報(bào)告

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告一．實(shí)驗(yàn)概述。

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告①算術(shù)邏輯單元ALU：有S3,S2,S1,S0,M,CN等6個(gè)控制端，用于選擇運(yùn)算類型。②暫存器A和B：保存通用寄存器組讀出的數(shù)據(jù)或BUS上來的數(shù)據(jù)。③通用寄存器組R：暫時(shí)保存運(yùn)算器單元ALU算出的結(jié)果。④寄存器C：保存ALU運(yùn)算產(chǎn)生的進(jìn)位信號(hào)。⑤RAM隨機(jī)讀寫存儲(chǔ)器：受讀/寫操作以及時(shí)鐘信號(hào)等控制。⑥MAR：RAM的專用地址寄存器，寄存器的長(zhǎng)度決定RAM的容量。⑦IR：專用寄存器，可存放由RAM讀出的一個(gè)特殊數(shù)據(jù)。⑧⑨BUS：?jiǎn)我粩?shù)據(jù)總線，通過三態(tài)門與有關(guān)子系統(tǒng)進(jìn)行連接。二．實(shí)驗(yàn)設(shè)計(jì)及其仿真檢測(cè)。一，運(yùn)算器。8位運(yùn)算器VHDL數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告波形仿真二，存儲(chǔ)器。頂層設(shè)計(jì)：其中sw_pc_ar的VHDL語言描述：波形仿真三，原仿真實(shí)驗(yàn)電路。仿真結(jié)果：四，修改電路。因?yàn)榇舜螌?shí)驗(yàn)結(jié)果需要下載到FPGAPCalu_sel[5..0]以及數(shù)據(jù)d[7...0choose和段選信號(hào)譯碼器xianshi。計(jì)數(shù)器PC的VHDL語言描述位選信號(hào)譯碼器choose的VHDL語言描述段選信號(hào)譯碼器的VHDL語言描述經(jīng)過修改和完善以后的電路圖為完善后的電路的引腳分配情況三．實(shí)驗(yàn)過程。pc_sel[2]打開總線開關(guān)bus_sel[0],和PC_sel[2],pc_sel[1],pc_sel[0計(jì)數(shù)，跳變到某個(gè)地址x時(shí)關(guān)閉。打開總線開關(guān)BUS_SEL[4],打開暫存器r1的開關(guān)ld_reg[4開關(guān)enaen，此時(shí)數(shù)字a存入暫存器BUS_SEL[4]，然后再打開計(jì)數(shù)器的清零開關(guān)clr再關(guān)閉。iiir2中存入數(shù)據(jù)b。打開總線開關(guān) bus_sel[0].地址計(jì)數(shù)器開關(guān) ld_reg[0]和pc_sel[2],pc_sel[1],pc_sel[0]選擇存儲(chǔ)地址bus_sel[1en計(jì)數(shù)開關(guān)en跳變到加法指令011001時(shí)，關(guān)閉計(jì)數(shù)開關(guān)en,然后代開rom的地址開關(guān)pc_sel[2we_rd[1a+bram中的xwe_rd[1]，關(guān)閉pc_sel[2]打開ramx地址處的數(shù)據(jù)a+b。