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文檔簡介

數(shù)據(jù)通路實驗報告數(shù)據(jù)通路實驗報告一．實驗概述。

數(shù)據(jù)通路實驗報告①算術(shù)邏輯單元ALU：有S3,S2,S1,S0,M,CN等6個控制端，用于選擇運算類型。②暫存器A和B：保存通用寄存器組讀出的數(shù)據(jù)或BUS上來的數(shù)據(jù)。③通用寄存器組R：暫時保存運算器單元ALU算出的結(jié)果。④寄存器C：保存ALU運算產(chǎn)生的進位信號。⑤RAM隨機讀寫存儲器：受讀/寫操作以及時鐘信號等控制。⑥MAR：RAM的專用地址寄存器，寄存器的長度決定RAM的容量。⑦IR：專用寄存器，可存放由RAM讀出的一個特殊數(shù)據(jù)。⑧⑨BUS：單一數(shù)據(jù)總線，通過三態(tài)門與有關(guān)子系統(tǒng)進行連接。二．實驗設(shè)計及其仿真檢測。一，運算器。8位運算器VHDL數(shù)據(jù)通路實驗報告數(shù)據(jù)通路實驗報告數(shù)據(jù)通路實驗報告數(shù)據(jù)通路實驗報告波形仿真二，存儲器。頂層設(shè)計：其中sw_pc_ar的VHDL語言描述：波形仿真三，原仿真實驗電路。仿真結(jié)果：四，修改電路。因為此次實驗結(jié)果需要下載到FPGAPCalu_sel[5..0]以及數(shù)據(jù)d[7...0choose和段選信號譯碼器xianshi。計數(shù)器PC的VHDL語言描述位選信號譯碼器choose的VHDL語言描述段選信號譯碼器的VHDL語言描述經(jīng)過修改和完善以后的電路圖為完善后的電路的引腳分配情況三．實驗過程。pc_sel[2]打開總線開關(guān)bus_sel[0],和PC_sel[2],pc_sel[1],pc_sel[0計數(shù)，跳變到某個地址x時關(guān)閉。打開總線開關(guān)BUS_SEL[4],打開暫存器r1的開關(guān)ld_reg[4開關(guān)enaen，此時數(shù)字a存入暫存器BUS_SEL[4]，然后再打開計數(shù)器的清零開關(guān)clr再關(guān)閉。iiir2中存入數(shù)據(jù)b。打開總線開關(guān) bus_sel[0].地址計數(shù)器開關(guān) ld_reg[0]和pc_sel[2],pc_sel[1],pc_sel[0]選擇存儲地址bus_sel[1en計數(shù)開關(guān)en跳變到加法指令011001時，關(guān)閉計數(shù)開關(guān)en,然后代開rom的地址開關(guān)pc_sel[2we_rd[1a+bram中的xwe_rd[1]，關(guān)閉pc_sel[2]打開ramx地址處的數(shù)據(jù)a+b。

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