ic筆試常見試題

經(jīng)典word整理文檔，僅參考，雙擊此處可刪除頁眉頁腳。本資料屬于網(wǎng)絡(luò)整理，如有侵權(quán)，請聯(lián)系刪除，謝謝！1.setup和holdup.Answer:Answer:時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進(jìn)入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當(dāng)同步的是地址時，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。3.latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的區(qū)別不多說。為什么避免使用latch，因?yàn)樵O(shè)計(jì)中用latch會使設(shè)計(jì)后期的靜態(tài)時序分析變的困難（必須用的地方當(dāng)然另當(dāng)別論）。行為級描述中l(wèi)atch產(chǎn)生的原因：多由于構(gòu)造組合邏輯電路時，使用if或case語句，沒有把所有的條件給足，導(dǎo)致沒有提到的條件，其輸出未知。或者是每個條件分支中，沒有給出所有輸出的值，這就會產(chǎn)生latch。所以構(gòu)造組合邏輯電路時，其always語句中的敏感信號必須包括所有的輸入端，每個條件分支必須把所有的輸出端的值都給出來。4.BLOCKINGNONBLOCKING賦值的區(qū)別Answer:這個問題可參考的資料很多，講的都很透徹，可以找一下?；居梅ň褪浅Ｕf的“組合邏輯用BL，時序邏輯用NONBLOCKIN。5.MOORE與MEELEY狀態(tài)機(jī)的特征Answer:6.IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別Answer:如果光說概念的話：同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。很容易受到復(fù)位端信號毛刺的影響，比如復(fù)位端信號由組合邏輯組成，那組合邏輯輸出產(chǎn)生的冒險，就會使觸發(fā)器錯誤的復(fù)位。7.實(shí)現(xiàn)N位JohnsonCounter,N=8.用FSM實(shí)現(xiàn)101101的序列檢測模塊Answer:LATC是H鎖存器，DFF是觸發(fā)器，其電路形式完全不同。12.用DFF實(shí)現(xiàn)二分頻。Answer:always@(posedgeclk)if(reset)beginsel<=1;clk1<=1;clk2<=1;endelsebeginsel<=~sel;if(sel)clk1<=~clk1;elseclk2<=~clk2;end13.用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個glitch16.給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。17.A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制18.負(fù)數(shù)與正數(shù)相乘的問題：1010（-6）*00102）Answer：用補(bǔ)碼相乘時應(yīng)該進(jìn)行相應(yīng)的符號擴(kuò)展，比如上面是4bit相乘，結(jié)果應(yīng)該為。這樣符號擴(kuò)展后分別為11111010和00000010，然后再用這兩個數(shù)直接相乘，結(jié)果為111110100，取其低8位11110100，作為-6*2的結(jié)果。這也是個補(bǔ)碼形式，再判斷一下高位恢復(fù)為原碼，得到結(jié)果。這個東西各個人就不一樣了，不好說什么了。2.數(shù)字電路設(shè)計(jì)邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。比如：設(shè)計(jì)一個自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)1.畫出fsm（有限狀態(tài)機(jī)）2.用verilog編程，語法要符合fpga設(shè)計(jì)的要求系統(tǒng)方面：如果簡歷上還說做過cpu之類，就會問到諸如cpu如何工作，流水線之類的問題3.DSPFPGA嵌入式方面（從沒碰過，就大概知道幾個名字胡扯幾句，歡迎拍磚，也歡迎牛人幫忙補(bǔ)充）如單片機(jī)中斷幾個/類型，編中斷程序注意什么問題DSP的結(jié)構(gòu)（馮.諾伊曼結(jié)構(gòu)嗎？）4.信號系統(tǒng)基礎(chǔ)以往各種筆試題舉例微波電路的匹配電阻。名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipelineIRQ,BIOS,USB,VHDL,VLSI壓控振蕩器)RAM(動態(tài)隨機(jī)存儲器)，F(xiàn)IRIIRDFT(離散傅立葉變換）或者是中文的，比如a量化誤差b.直方圖c.白平衡和23用D2,,;@((==4567與和。8。9或8位D,@qq的<--用用用DD,@