基于FPGA等精度頻率計(jì)設(shè)計(jì)綜述

鑒于FPGA的等精度頻次計(jì)的設(shè)計(jì)學(xué)生姓名：羅雪晶指導(dǎo)教師：梁西銀學(xué)生屆別：2009屆專業(yè)：電子信息工程班級(jí)：2005級(jí)（1）班學(xué)號(hào)：200572020121摘要本文提出了一種采納VHDL語言在FPGA（EP1C12Q240C8）平臺(tái)上設(shè)計(jì)實(shí)現(xiàn)等精度頻次計(jì)的方法。該方法設(shè)計(jì)的頻次丈量系統(tǒng)在對(duì)頻次變化范圍較大的信號(hào)進(jìn)行頻次丈量時(shí)能夠知足高速度、高精度的測(cè)頻要求。系統(tǒng)的軟件設(shè)計(jì)、編譯、調(diào)試、仿真以及下載工作采納QuartusⅡ6.1達(dá)成。該等精度頻次計(jì)的丈量頻次值采納VGA顯示，同時(shí)顯示10秒內(nèi)頻次的丈量狀況，擁有優(yōu)秀的人機(jī)界面。重點(diǎn)詞：FPGA、VHDL、等精度、頻次計(jì)、VGAABSTRACTThispapermainlyintroducesamethodwhichusesVHDLlanguageintheFPGA(EP1C12Q240C8)platformdesignedtoachievethefrequencyaccuracy.Thismethodisdesignedfrequencymeasurementsysteminthefrequencyrangeofthesignalfrequencymeasurementstomeetthehigh-speed,high-precisionfrequencymeasurementrequirements.Systemsoftwaredesigning,compiling,debugging,simulation,anddownloadingtheworkareallcompletedbytheuseofQuartusⅡtoshowthemeasuredvalueofthefrequencyofprecision,atthesametimeFPGA,VHDL,Precisionsurvey,frequencymeter,VGA-1-目錄前言............................................................-3-1.原理剖析......................................................-4-1.1等精度頻次丈量原理.......................................-4-1.2偏差剖析.................................................-5-2.概括..........................................................-6-2.1FPGA可編程邏輯器件......................................-6-2.2VHDL硬件描繪語言........................................-7-2.3QuartusⅡ開發(fā)環(huán)境.....................................-8-2.4E-PLAY-SOPC系列開發(fā)板..................................-9-2.5EP1C12Q240C8芯片.......................................-9-2.6IPCore................................................-10-3.整體設(shè)計(jì).....................................................-10-3.1流程圖設(shè)計(jì)..............................................-10-3.2系統(tǒng)設(shè)計(jì)框圖............................................-11-4詳盡設(shè)計(jì).....................................................-13-4.1前端信號(hào)辦理...........................................-13-4.2分頻器的設(shè)計(jì)...........................................-13-4.3除法器的IPCore調(diào)用...................................-14-設(shè)計(jì)中的除法器應(yīng)用................................-14-除法器IPCore的調(diào)用方法以下：...................-14-4.4譯碼電路的實(shí)現(xiàn).........................................-15-4.5顯示模塊的設(shè)計(jì)實(shí)現(xiàn)......................................-16-方案選擇..........................................-16-接口的原理....................................-17-接口的時(shí)序剖析................................-18-接口驅(qū)動(dòng)波形仿真..............................-19-接口的驅(qū)動(dòng)程序的設(shè)計(jì)實(shí)現(xiàn)......................-20-4.6系統(tǒng)綜合及布局布線......................................-22-4.7引腳分派................................................-22-5.測(cè)試.........................................................-23-5.1測(cè)試儀器...............................................-23-5.2測(cè)試數(shù)據(jù)...............................................-24-結(jié)論...........................................................-24-道謝...........................................................-25-參照文件.......................................................-26-附錄1.........................................................-27--2-鑒于FPGA的等精度頻次計(jì)的設(shè)計(jì)前言頻次是常用的物理量，頻次丈量是電子丈量技術(shù)中最基本的丈量之一。在現(xiàn)代信號(hào)剖析和辦理領(lǐng)域中，高精度的頻次丈量有特別重要的意義。常用的測(cè)頻方法有計(jì)數(shù)法和周期法。計(jì)數(shù)法是在預(yù)制的閘門時(shí)間Tw內(nèi)丈量被測(cè)信號(hào)的脈沖個(gè)數(shù)Nx，進(jìn)行換算得出被測(cè)信號(hào)的頻次為fx=Nx/Tw。這類丈量方法的丈量精度取決于閘門時(shí)間和被測(cè)信號(hào)頻次。當(dāng)被測(cè)信號(hào)頻次較低時(shí)將產(chǎn)生較大偏差，除非閘門時(shí)間獲得很大。周期法是在被測(cè)信號(hào)的一個(gè)周期Tx內(nèi)，丈量標(biāo)準(zhǔn)信號(hào)(周期Tc)Fs/Fs的周期個(gè)數(shù)Ns，進(jìn)行換算得出被測(cè)信號(hào)的頻次為fx=fc/Ns。這類丈量方法的丈量精度取決于被測(cè)信號(hào)的周期和計(jì)時(shí)精度。丈量以頻次為參數(shù)的被測(cè)信號(hào)，往常采納的是測(cè)頻法或測(cè)周法。可是，當(dāng)頻次變化較大，如范圍為100Hz～100KHz時(shí)，測(cè)頻法和測(cè)周法就存在著很大的限制性，難以實(shí)現(xiàn)寬頻帶、高精度的丈量。所以，當(dāng)要求有一種測(cè)頻方法能對(duì)頻次變化范圍較大的信號(hào)進(jìn)行高精度的丈量時(shí)，就一定采納等精度的測(cè)頻技術(shù)。本文采納的丈量方法戰(zhàn)勝了以上兩種方法的弊端，測(cè)頻精度與被測(cè)信號(hào)的頻次大小沒關(guān)，進(jìn)而保證了頻次的等精度丈量。本文運(yùn)用等精度丈量原理，采納基于FPGA的VHDL語言設(shè)計(jì)了一款數(shù)字頻次計(jì)，該頻次計(jì)可在較寬定的頻次范圍內(nèi)對(duì)頻次進(jìn)行丈量，并可經(jīng)過調(diào)整閘門時(shí)間預(yù)置丈量精度。選用的這類綜合丈量法作為數(shù)字頻次計(jì)的丈量算法，提出了鑒于FPGA的數(shù)字頻次計(jì)的設(shè)計(jì)方案。給出了該設(shè)計(jì)方案的實(shí)質(zhì)丈量成效，證明該設(shè)計(jì)方案確實(shí)可行，能達(dá)到較高的頻次丈量精度。-3-原理剖析1.1等精度頻次丈量原理鑒于傳統(tǒng)測(cè)頻原理的頻次計(jì)的丈量精度將隨被測(cè)信號(hào)頻次的降落而降低，在適用中有較大的限制性。而等精度頻次計(jì)不只擁有較高的丈量精度，并且在整個(gè)頻次地區(qū)保持恒定的丈量精度。等精度頻次丈量技術(shù)又叫做多周期同步丈量計(jì)算，是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來的。它的閘門時(shí)間不是固定的值。而是被測(cè)信號(hào)周期的整數(shù)倍，即與被測(cè)信號(hào)同步，除去了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生±1個(gè)字的偏差，丈量精度大大提高，并且達(dá)到了在整個(gè)丈量頻段的等精度丈量。其測(cè)頻原理圖如圖1所示。圖1等精度丈量原理波形圖由圖可知，等精度丈量法的機(jī)理是在標(biāo)準(zhǔn)頻次比較丈量法的基礎(chǔ)上改變計(jì)數(shù)器的計(jì)數(shù)開始和結(jié)束與閘門門限的上漲沿和降落沿的嚴(yán)格關(guān)系。在丈量過程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)頻次信號(hào)和被測(cè)頻次信號(hào)同時(shí)計(jì)數(shù)。第一給出閘門開啟信號(hào)（預(yù)置閘門上漲沿），當(dāng)閘門門限的上漲沿到來時(shí)，假如待丈量信號(hào)的上漲沿未到時(shí)兩組計(jì)數(shù)器也不計(jì)數(shù)，只有在待丈量信號(hào)的上漲沿到來時(shí)，兩組計(jì)數(shù)器才開始計(jì)數(shù)；而后預(yù)置閘門封閉信號(hào)（降落沿）到時(shí)，假如待丈量信號(hào)的一個(gè)周期未結(jié)束時(shí)兩組計(jì)數(shù)器也不斷止計(jì)數(shù)，只有在待丈量信號(hào)的一個(gè)周期結(jié)束時(shí)兩組計(jì)數(shù)器才停止計(jì)數(shù)。達(dá)成一次丈量過程。能夠看出，實(shí)質(zhì)閘門時(shí)間T與預(yù)置閘門時(shí)間T1其實(shí)不嚴(yán)格相等，但差值不超出被測(cè)信號(hào)的一個(gè)周期。這樣就戰(zhàn)勝了待測(cè)量信號(hào)的脈沖周期不完好的問題，其偏差只由標(biāo)準(zhǔn)頻次信號(hào)產(chǎn)生，與待丈量信號(hào)的頻次沒關(guān)。所以能夠?qū)崿F(xiàn)精度的恒定。-4-等精度頻次計(jì)的原理圖如圖2所示圖2等精度頻次計(jì)原理圖圖中預(yù)置門控信號(hào)是寬度為T的一個(gè)脈沖，Bcount和Dcount是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻次信號(hào)從Bcount的時(shí)鐘輸入端clk輸入，其頻次為Fs；經(jīng)整形后的被測(cè)信號(hào)從Dcount的時(shí)鐘輸入端clk輸入，當(dāng)預(yù)置門控信號(hào)為高電平常，經(jīng)整形后的被測(cè)信號(hào)的上沿經(jīng)過控制模塊的en端同時(shí)啟動(dòng)計(jì)數(shù)器Bcount和Dcount。Bcount、Dcount分別對(duì)被測(cè)信號(hào)(頻次為Fx)和標(biāo)準(zhǔn)頻次信號(hào)(頻次為Fs)同時(shí)計(jì)數(shù)。當(dāng)預(yù)置門信號(hào)為低電平常，隨后而至的被測(cè)信號(hào)的上沿將使這兩個(gè)計(jì)數(shù)器同時(shí)封閉。設(shè)在一次預(yù)置門時(shí)間T中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx；對(duì)標(biāo)準(zhǔn)頻次信號(hào)的計(jì)數(shù)值為Ns，則下式成立：Nx/Fx=Ns/Fs（1）則待測(cè)頻次信號(hào)的頻次值為：Fx=(Nx/Ns)Fs（2）1.2偏差剖析設(shè)在1次實(shí)質(zhì)閘門時(shí)間T上當(dāng)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns。標(biāo)準(zhǔn)信號(hào)的頻次為Fs，則有：Nx/Fx=Ns/Fs（1）Fx=(Nx/Ns)Fs（2）有式（2）可知，若忽視標(biāo)額的偏差Fs，則等精度頻次丈量可能產(chǎn)生的相對(duì)偏差為δ=（|Fx-Fe|Fe）×100%（3）-5-此中，F(xiàn)e為被測(cè)信號(hào)頻次的正確值。在丈量中，因?yàn)镕x計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上漲沿觸發(fā)的，在閘門時(shí)間T內(nèi)對(duì)Fx的計(jì)數(shù)Nx無偏差（T=Nx-tx）；對(duì)Fs的計(jì)數(shù)Ns最多相差1個(gè)數(shù)的偏差，即|Ns|≤1,其丈量頻次為:Fe=[Nx/(Ns+Ns)]/Fs（4）由以上（1）、（2）、(3)式可得δ=|Ns|/Ns（5）丈量的相對(duì)偏差小于1/Ns，而Ns=T×Fs(T為實(shí)質(zhì)閘門時(shí)間)，所以，只需選定標(biāo)準(zhǔn)頻次和時(shí)間閘門，相對(duì)偏差是個(gè)確立的值，和被測(cè)頻次的大小沒關(guān)，進(jìn)而實(shí)現(xiàn)了等精度丈量。由相對(duì)偏差公式能夠得出以下結(jié)論：相對(duì)丈量偏差與頻次沒關(guān)。增大T或提升Fs，能夠增大Ns，減少丈量偏差，提升丈量精度。(3)標(biāo)準(zhǔn)頻次偏差為Fs/Fs。等精度測(cè)頻方法丈量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻次有關(guān)，與被測(cè)信號(hào)的頻次沒關(guān)。在預(yù)置門時(shí)間和慣例測(cè)頻閘門時(shí)間同樣，而被測(cè)信號(hào)頻次不一樣的狀況下，等精度丈量法的丈量精度不變，而慣例的直接測(cè)頻法精度跟著被測(cè)信號(hào)頻次的降落而降落。概括2.1FPGA可編程邏輯器件FPGA是現(xiàn)場可編程門陣列（FieldProgrammableGateArray）的簡稱。FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)。它利用計(jì)算機(jī)協(xié)助設(shè)計(jì)，繪制出實(shí)現(xiàn)用戶邏輯的原理圖、編寫布爾方程式或用硬件描繪語言等方式作為設(shè)計(jì)輸入；而后經(jīng)一系列變換程序、自動(dòng)布局布線、模擬仿真的過程；而后生成配置FPGA器件的數(shù)據(jù)文件，對(duì)FPGA器件初始化。這樣就實(shí)現(xiàn)了知足用戶要求的專用集成電路，真切達(dá)到了用戶自行設(shè)計(jì)、自行研制和自行生產(chǎn)集成電路的目的。FPGA自1985年由美國Xilinx企業(yè)發(fā)明以來，獲得特別快速的發(fā)展。FPGA明顯的長處是開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場適應(yīng)能力強(qiáng)和硬-6-件升級(jí)盤旋余地大，并且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中達(dá)到充分檢驗(yàn)的VHDL設(shè)計(jì)快速實(shí)現(xiàn)ASIC投產(chǎn)。因?yàn)樗闹T多長處，日趨遇到系統(tǒng)設(shè)計(jì)工程師的喜愛。它將定制ASIC的高集成度，高性能的長處與用戶可編程器件(PAL，GAL)的靈巧方便的特色聯(lián)合在一同，進(jìn)而防止了用定制ASIC設(shè)計(jì)的高成本、高風(fēng)險(xiǎn)、設(shè)計(jì)周期長和使用可編程器件低密度的弊端。能夠說，F(xiàn)PGA的出現(xiàn)是電路器件和電路設(shè)計(jì)領(lǐng)域的一場革命。FPGA擁有硬件構(gòu)造可重構(gòu)的特色。合適于算法構(gòu)造固定、運(yùn)算量大的前端數(shù)字信號(hào)辦理。新近推出的FPGA產(chǎn)品都采納多層布線構(gòu)造，更低的核心電壓，更豐富的IO管腳，容量可達(dá)到100k個(gè)邏輯單元（LES），內(nèi)置嵌入式RAM資源，內(nèi)部集成多個(gè)數(shù)字鎖相環(huán)，多個(gè)嵌入的硬件乘法器，全部這全部都使得FPGA在數(shù)字信號(hào)辦理領(lǐng)域顯示出自己獨(dú)有的優(yōu)勢(shì)。FPGA作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又戰(zhàn)勝了原有可編程器件門電路數(shù)有限的弊端。FPGA采納了邏輯單元陣列LCA（LogicCellArray）這樣一個(gè)新觀點(diǎn)，內(nèi)部包含可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和內(nèi)部連線（Interconnect）三個(gè)部分。當(dāng)前FPGA的品種好多，有XILINX的XC系列、TI企業(yè)的TPC系列、ALTERA企業(yè)的FLEX系列等，本設(shè)計(jì)使用ALTERA企業(yè)的EP1C12Q240C8芯片。2.2VHDL硬件描繪語言VHDL(Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage)出生于1982年，1987年末，VHDL被IEEE和美國國防部確以為標(biāo)準(zhǔn)硬件描繪語言。1993年，IEEE對(duì)VHDL進(jìn)行了訂正，從更高的抽象層次和系統(tǒng)描繪能力上擴(kuò)展VHDL的內(nèi)容，宣布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本（簡稱93版）。此刻，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描繪語言，又獲得眾多EDA企業(yè)的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描繪語言。VHDL主要用于描繪數(shù)字系統(tǒng)的構(gòu)造，行為，功能和接口。除了含有很多具有硬件特色的語句外，VHDL的語言形式和描繪風(fēng)格與句法是十分近似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序構(gòu)造特色是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可-7-以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分紅外面（或稱可視部分及端口)和內(nèi)部（或稱不行視部分），既波及實(shí)體的內(nèi)部功能和算法達(dá)成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外面界面后，一旦其內(nèi)部開發(fā)達(dá)成后，其余的設(shè)計(jì)就能夠直接調(diào)用這個(gè)實(shí)體。這類將設(shè)計(jì)實(shí)體分紅內(nèi)外面分的觀點(diǎn)是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的長處是多方面的。與其余的硬件描繪語言對(duì)比，VHDL擁有更強(qiáng)的行為描繪能力：VHDL豐富的仿真語句和庫函數(shù)，使得在設(shè)計(jì)的初期就能檢驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬；VHDL語句的行為描繪能力和程序構(gòu)造決定了他擁有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能；關(guān)于用VHDL達(dá)成的一個(gè)確立的設(shè)計(jì)，能夠利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描繪設(shè)計(jì)轉(zhuǎn)變?yōu)殚T級(jí)網(wǎng)表；VHDL對(duì)設(shè)計(jì)的描繪擁有相對(duì)獨(dú)立性，設(shè)計(jì)者能夠不懂硬件的構(gòu)造，也不用管理最后設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。2.3QuartusⅡ開發(fā)環(huán)境AlteraQuartusII設(shè)計(jì)軟件供給完好的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接知足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)(SOPC)供給全面的設(shè)計(jì)環(huán)境。QuartusII軟件含有FPGA和CPLD設(shè)計(jì)全部階段的解決方案(圖3)。別的，QuartusII軟件為設(shè)計(jì)流程的每個(gè)階段供給QuartusII圖形用戶界面、EDA工具界面以及命令行界面。能夠在整個(gè)流程中只使用這些界面中的一個(gè)，也能夠在設(shè)計(jì)流程的不一樣階段使用不一樣界面。圖3QuartusⅡ的設(shè)計(jì)流程-8-2.4E-PLAY-SOPC系列開發(fā)板E-Play-SOPC適配器為切合E_Play總線標(biāo)準(zhǔn)的SOPC適配器，同時(shí)作為EDA-VI的標(biāo)準(zhǔn)適配器使用，經(jīng)過E_Play總線插槽能夠方便的外擴(kuò)多種功能板，用戶也能夠自行制作開發(fā)合適自己功能板，經(jīng)過E_Play總線插槽方便的與適配器及其余功能板進(jìn)行連結(jié)構(gòu)成一個(gè)小型應(yīng)用系統(tǒng)。E_Play-SOPC適配器布局如圖4:圖4E_Play-SOPC適配器布局圖2.5EP1C12Q240C8芯片EP1C12Q240C8是ALTERA企業(yè)的Cyclone系列芯片，它支持50MHZ的內(nèi)部時(shí)鐘頻次，能夠供給12060個(gè)邏輯單元，239616bits的儲(chǔ)存器單元，內(nèi)嵌了2個(gè)鎖相環(huán)。其型號(hào)表記和參數(shù)以下表所示。EP1C12Q240C8/EP1C12Q240C8N的型號(hào)表記EP1C系列表記，屬于Cyclone12器件型號(hào)Q封裝為PQFP(1)240引腳數(shù)C應(yīng)用級(jí)別為商業(yè)級(jí)(2)8速度等級(jí)N切合無鉛標(biāo)準(zhǔn)EP1C12Q240C8/EP1C12Q240C8N其余參數(shù)家族FPGAI/O口數(shù)量173-9-工作電壓1.4V～3.6V工作溫度0℃～85℃2.6IPCore跟著FPGA技術(shù)的發(fā)展，芯片的性能愈來愈強(qiáng)、規(guī)模愈來愈大、開發(fā)的周期愈來愈長，使得芯片設(shè)計(jì)業(yè)正面對(duì)一系列新的問題：設(shè)計(jì)質(zhì)量難以控制，設(shè)計(jì)成本也愈來愈高。IP（IntelligenceProperty）技術(shù)解決了此刻芯片設(shè)計(jì)業(yè)所面臨的難題。IP是指可用來生成ASIC和PLD的邏輯功能塊，又稱IP核（IPCore）或虛構(gòu)器件（VC）。設(shè)計(jì)者能夠重復(fù)使用已經(jīng)設(shè)計(jì)并經(jīng)過考證的IP核，進(jìn)而專注于整個(gè)系統(tǒng)的設(shè)計(jì)，提升設(shè)計(jì)的效率和正確性，降低成本。IP核（IPCore）是指用于產(chǎn)品應(yīng)用專用集成電路（ASIC）或許可編寫邏輯器件（FPGA）的邏輯塊或數(shù)據(jù)塊。將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊，如FIR濾波器，SDRAM控制器，PCI接口等等設(shè)計(jì)成可改正參數(shù)的模塊，讓其余用戶能夠直接調(diào)用這些模塊，這樣就大大減少了工程師的負(fù)擔(dān)，防止重復(fù)勞動(dòng)。跟著CPLD/FPGA的規(guī)模愈來愈大，設(shè)計(jì)愈來愈復(fù)雜，使用IP核是一個(gè)發(fā)展趨向。理想地，一個(gè)知識(shí)產(chǎn)權(quán)核應(yīng)當(dāng)是完好易操作的——也就是說，易于插入任何一個(gè)賣主的技術(shù)或許設(shè)計(jì)方法。豐富的IP內(nèi)核模塊庫為快速地設(shè)計(jì)專用集成電路和單片系統(tǒng)以及趕快占據(jù)市場供給了基本保證。整體設(shè)計(jì)3.1流程圖設(shè)計(jì)依據(jù)等精度測(cè)頻的基根源理，本文設(shè)計(jì)方案的基本思想是分為十個(gè)模塊來實(shí)現(xiàn)其功能，如圖5所示，并且分別用VHDL硬件描繪語言對(duì)其進(jìn)行編程，并在EDA（電子設(shè)計(jì)自動(dòng)化）工具的幫助下，用FPGA（EP1C12Q240C8）實(shí)現(xiàn)等精度頻次計(jì)的設(shè)計(jì)原理及有關(guān)程序。第一，預(yù)置閘門時(shí)間，而后使標(biāo)準(zhǔn)頻次輸入標(biāo)準(zhǔn)頻次計(jì)數(shù)器，待測(cè)頻次經(jīng)過施密特觸發(fā)器整形后輸入待測(cè)頻次計(jì)數(shù)器，在同一個(gè)閘門時(shí)間的控制下，令兩個(gè)計(jì)數(shù)器開始計(jì)數(shù)，閘門時(shí)間封閉后計(jì)數(shù)器停止計(jì)數(shù)，并在下一個(gè)閘門時(shí)間到來以前將計(jì)數(shù)器清零；將讀取的待測(cè)計(jì)數(shù)器和標(biāo)頻計(jì)數(shù)器的計(jì)數(shù)值分別送入乘法器和-10-除法器，運(yùn)算的最后結(jié)果四舍五入后送入譯碼器進(jìn)行BCD變換，將結(jié)果送入鎖存器，最后做柱形換算和顯示。標(biāo)準(zhǔn)頻次待測(cè)頻次施密特觸發(fā)器控制閘門時(shí)間讀取標(biāo)準(zhǔn)頻次讀取待測(cè)頻次計(jì)數(shù)值Ns計(jì)數(shù)值Nx10×Nx×Fs10×Nx×FsNs余數(shù)四舍五入BCD變換頻次散布柱形換鎖存器VGA顯示圖5設(shè)計(jì)流程圖3.2系統(tǒng)設(shè)計(jì)框圖依據(jù)系統(tǒng)設(shè)計(jì)流程圖制定系統(tǒng)框圖。因?yàn)榈染阮l次計(jì)是一個(gè)需對(duì)頻次信號(hào)進(jìn)行等精度丈量和顯示的系統(tǒng)，所以它需要設(shè)置控制電路、計(jì)數(shù)電路、計(jì)算電路、譯碼顯示電路等?？刂齐娐返墓δ苁菍?duì)計(jì)數(shù)電路進(jìn)行工作和時(shí)序的控制。其控制要求為：先使標(biāo)準(zhǔn)頻次計(jì)數(shù)電路和-11-待測(cè)頻次計(jì)數(shù)電路在2s內(nèi)進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)果分別送入乘法器和除法器。在第一個(gè)丈量顯示周期結(jié)束后，控制電路將再次發(fā)出控制信號(hào)，先對(duì)功能電路清零，而后使系統(tǒng)開始第二個(gè)丈量周期的工作。計(jì)數(shù)電路是對(duì)被測(cè)頻次信號(hào)進(jìn)行頻次計(jì)數(shù)丈量的主功能電路。因?yàn)楸粶y(cè)信號(hào)頻次是未知的，所以用計(jì)數(shù)電路丈量時(shí)，使用27位的二進(jìn)制計(jì)數(shù)器（因?yàn)殚l門時(shí)間設(shè)定為2s，所以，頻次最大可測(cè)67MHz）。依據(jù)公式Fx=(Nx/Ns)Fs，將讀取的待測(cè)頻次計(jì)數(shù)值乘以標(biāo)準(zhǔn)頻次（50MHz），并擴(kuò)大10倍，再除以標(biāo)準(zhǔn)頻次計(jì)數(shù)值，將余數(shù)四舍五入，最后結(jié)果送入譯碼電路進(jìn)行BCD碼變換，最后送入顯示電路進(jìn)行顯示。在顯示電路中，顯示的數(shù)值左移一位，以顯示頻次值小數(shù)點(diǎn)后一位數(shù)。依據(jù)制定的系統(tǒng)框圖，用VHDL語言對(duì)各個(gè)模塊進(jìn)行編程，經(jīng)過編譯和仿真，確認(rèn)無誤后，生成Symbol，利用生成的Symbol構(gòu)成系統(tǒng)框圖。clkFx

ctrlBcountINPUTclkclkenclky1[26..0]VCCclearcleary2[26..0]eninst1inst3MultclkclockDcountINPUTclkdataa[26..0]VCCy[26..0]result[55..0]clear500000000Unsignedenmultiplicationinst2inst5HandleclkDevideclkquotient[26..0]clkchushu[26..0]div[26..0]clockquotient[55..0]shang[55..0]con[18..0]denom[26..0]remain[26..0]yushu[26..0]numer[55..0]inst6inst7VGAB_BCDclkOUTPUTclkclkredoutOUTPUTclky0[3..0]din1[3..0]greenoutdin[26..0]y1[3..0]din2[3..0]blueoutOUTPUTy2[3..0]din3[3..0]hsOUTPUTy3[3..0]din4[3..0]vsOUTPUTdivy4[3..0]din5[3..0]numer[26..0]quotient[26..0]y5[3..0]din6[3..0]denom[18..0]remain[18..0]clky6[3..0]din7[3..0]clockNumerisUNSIGNEDy7[3..0]din8[3..0]DenomisUNSIGNEDy8[3..0]din9[3..0]Pipelinelengthof10a[26..0]inst4inst8inst9

RedGreenBlueHsVs圖6系統(tǒng)框圖-12-詳盡設(shè)計(jì)4.1前端信號(hào)辦理因?yàn)槭┟芴爻ㄆ鲹碛胁ㄐ握蔚淖饔茫栽谛盘?hào)輸入端加入一個(gè)施密特觸發(fā)器，以便能夠丈量正弦信號(hào)和三角波信號(hào)等信號(hào)。本設(shè)計(jì)中采納專用施密特觸發(fā)器74HC14來進(jìn)行波形變換。74HC14是非門施密特觸發(fā)器，供電電壓為2～6V,各引腳功能以下：1-1A，2-1Y，3-2A，4-2Y，5-3A，6-3Y，7-電源【地】8-4Y，9-4A，10-5Y，11-5A，12-6Y，13-6A，14-電源【+】接好電源和地6組AY就是6個(gè)非門，A為輸入端，Y為輸出端4.2分頻器的設(shè)計(jì)分頻器是FPGA設(shè)計(jì)中使用頻次特別高的基本單元之一。只管當(dāng)前在大多數(shù)設(shè)計(jì)中還寬泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，可是，關(guān)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，經(jīng)過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍舊特別流行。第一這類方法能夠節(jié)儉鎖相環(huán)資源，再者，這類方式只耗費(fèi)不多的邏輯單元就能夠達(dá)到對(duì)時(shí)鐘操作的目的。本系統(tǒng)的系統(tǒng)時(shí)鐘為50MHz，需分頻獲得0.5Hz、1Hz的頻次，分別用于門閘時(shí)間和顯示器的顯示時(shí)間。本設(shè)計(jì)主要采納的分頻方法的主程序以下：process(clk)is--clk為系統(tǒng)時(shí)鐘，50MHzvariableq:integerrange0to24999999;--q為計(jì)數(shù)值beginifclk'eventandclk='1'thenifq=24999999then--當(dāng)計(jì)數(shù)到2499999時(shí)將q歸零q<=0;--使gate信號(hào)取反，這樣就得gate<=notgate;--到了1Hz的頻次信號(hào)elseq:=q+1;endif;endif;endprocess;-13-4.3除法器的IPCore調(diào)用設(shè)計(jì)中的除法器應(yīng)用IP（知識(shí)產(chǎn)權(quán)）核將一些在數(shù)字電路中常用，但比較復(fù)雜的功能塊，如FIR濾波器、SDRAM控制器、PCI接口等設(shè)計(jì)做成一個(gè)“黑盒”或許是可改正參數(shù)的模塊，供設(shè)計(jì)者使用。調(diào)用IP核能防止重復(fù)勞動(dòng)，大大減少設(shè)計(jì)人員的工作量。采納IP核實(shí)現(xiàn)除法器，不只節(jié)儉了大批資源，同時(shí)還大大提升了系統(tǒng)時(shí)鐘。本設(shè)計(jì)中的除法器主要應(yīng)用于以下兩個(gè)方面：用于運(yùn)算公式Fx=(Nx/Ns)Fs的除法部分，以獲得待測(cè)頻次的頻次值；用于運(yùn)算10秒內(nèi)柱形顯示的顯示高度。柱形顯示說明：顯示界面的縱坐標(biāo)軸為200行，顯示10MHz的頻次，那么一行代表50K，則該除法器的除數(shù)則為50000，被除數(shù)為第一步獲得的待測(cè)頻次的頻次值。除法器IPCore的調(diào)用方法以下：①選擇tool/MegWizardPlug—InManager，成立一個(gè)IP文件；②選擇一個(gè)除法器，采納VHDL語言，如圖7所示圖7③輸入被除數(shù)與除數(shù)的位數(shù)-14-④增添一個(gè)時(shí)鐘輸入端，流水線15，選擇速度優(yōu)先，如圖8所示圖8⑤生成除法器IPCore⑥新建一個(gè)工程，將生成的IPCore增添到工程中間即可。生成的IPCore除法器如圖9所示圖9IPCore除法器4.4譯碼電路的實(shí)現(xiàn)設(shè)計(jì)中需將換算獲得的頻次值（二進(jìn)制數(shù)）換算成BCD碼，以便送入顯示模塊進(jìn)行數(shù)據(jù)顯示。二進(jìn)制變換BCD碼的主要思路：依據(jù)二進(jìn)制的位數(shù)設(shè)定顯示的位數(shù)，如：二進(jìn)制位12位（4095），則變換后顯示的十進(jìn)制為4位。設(shè)定四位輸出端d3,d2,d1,d0，需變換的數(shù)位a，假如二進(jìn)制數(shù)大于1111101000（1000）則，則a-“1111101000”,d3+1,假如二進(jìn)制數(shù)大于1100100（100），則a-“1100100”,d2+1,挨次類推。二進(jìn)制變換BCD碼的部分程序以下：process(clk)isbeginifclk'eventandclk='1'thenmid_in<=din;present_state<=s0;--定義三種狀態(tài)s0，s1，s2case(present_state)is-15-whens0=>d0<="0000";d1<="0000";d2<="0000";d3<="0000";--數(shù)值輸入d4<="0000";d5<="0000";d6<="0000";d7<="0000";d8<="0000";present_state<=s1;whens1=>--100000000;d8<=d8+1;--mid_in>100000000時(shí)min_in-100000000present_state<=s1;--d8+1elsifmid_in>="000000000000000000000000001"then--1mid_in<=mid_in-"000000000000000000000000001";d0<=d0+1;present_state<=s1;elsepresent_state<=s2;endif;whens2=>y0<=d0;y1<=d1;y2<=d2;y3<=d3;y4<=d4;y5<=d5;y6<=d6;y7<=d7;y8<=d8;--數(shù)值輸出present_state<=s0;whenothers=>present_state<=s0;endcase;endif;endprocess;本程序主要顯示9位十進(jìn)制數(shù)值。4.5顯示模塊的設(shè)計(jì)實(shí)現(xiàn)方案選擇方案一、使用數(shù)碼管（LED）顯示數(shù)碼管顯示比較簡單方便，價(jià)錢便宜，可是依據(jù)系統(tǒng)要求要顯示多種信息，假如用數(shù)碼管顯示信息顯得不太方便，并且人機(jī)界面也不夠優(yōu)秀。方案二、使用點(diǎn)陣型液晶（LCD）顯示點(diǎn)陣型液晶模塊OCM4×8C是128×64點(diǎn)陣的漢字圖形型液晶顯示模塊，可以顯示漢字和圖形，內(nèi)置國標(biāo)GB2312碼簡體中文字庫（16×16點(diǎn)陣）、128個(gè)字符（8×16點(diǎn)陣）及64×256點(diǎn)陣顯示RAM(GDRAM)。供給兩種連結(jié)方式與CPU直接連結(jié)：8位并行及串行兩種連結(jié)方式。不需要占用太多的I/O口，控制比較-16-方便，功能許多，顯示清楚，實(shí)現(xiàn)多種信息的顯示很方便。但顯示顏色單調(diào)，并且需要外接電路，給系統(tǒng)的開發(fā)帶來了不用要的麻煩。方案三、采納VGA顯示VGA(VideoGraphicsArray)是IBM在1987年隨PS／2機(jī)一同推出的一種視頻傳輸標(biāo)準(zhǔn)，擁有分辨率高、顯示速率快、顏色豐富、擁有優(yōu)秀的人機(jī)界面等優(yōu)點(diǎn)，在彩色顯示器領(lǐng)域獲得了寬泛的應(yīng)用。采納FPGA(現(xiàn)場可編程門陣列)設(shè)計(jì)VGA接口能夠?qū)⒁@示的數(shù)據(jù)直接送到顯示器，節(jié)儉了計(jì)算機(jī)的辦理過程，加速了數(shù)據(jù)的辦理速度，節(jié)儉了硬件成本；此外，本系統(tǒng)采納的Cyclone系列EP1C12開發(fā)板帶有VGA接口，所以，選擇VGA作為顯示模塊為系統(tǒng)的開發(fā)帶來了方便。綜上所述，本設(shè)計(jì)的顯示模塊采納方案三。接口的原理顯示適配器有多種形式，它可依據(jù)所切合的視頻顯示標(biāo)準(zhǔn)來分類，業(yè)界擬訂了多種顯示標(biāo)準(zhǔn)，從最先的MDA經(jīng)歷了CGA，EGA，VGA，XGA,SVGA等的發(fā)展過程。與相應(yīng)的顯示適配器標(biāo)準(zhǔn)相當(dāng)?shù)娘@示器也稱之為EGA，VGA，XGA顯示器等。實(shí)質(zhì)上顯示器的標(biāo)準(zhǔn)主要反應(yīng)在它們的接口，顯示功能和行、場工作頻次上。CRT顯示器的掃描方式：⑴當(dāng)柵掃描方式從上向下挨次次序掃描完一場稱逐行掃描。一行用行頻控制（hs）,一場用處頻控制（vs）。掃完一行回來叫行消隱，掃完一場回來叫場消隱。⑵隨機(jī)掃描方式VGA接口標(biāo)準(zhǔn)時(shí)鐘頻次：25.175MHz(像素輸出的頻次)；行頻：31.469Hz；場頻：59.94Hz。顯示器采納光柵掃描方式，即轟擊熒光屏的電子束在CRT屏幕上從左到右（受水平同步信號(hào)HS控制）、從上到下（受垂直同步信號(hào)VS控制）做有規(guī)律的挪動(dòng)。光柵掃描又分為逐行掃描和隔行掃描。電子束采納光柵掃描方式，從屏幕左上角一點(diǎn)開始，向右逐點(diǎn)進(jìn)行掃描，形成一條水平線；抵達(dá)最右端后，又回到-17-下一條水平線的左端，重復(fù)上邊的過程；當(dāng)電子束達(dá)成右下角一點(diǎn)的掃描后，形成一幀。今后，電子束又回到左上方起點(diǎn)，開始下一幀的掃描。這類方法就是說的逐行掃描顯示。而隔行掃描指電子束在掃描時(shí)每隔一行掃一線，達(dá)成一屏后再返回來掃描剩下的縣，這與電視機(jī)的原理同樣。隔行掃描的顯示器比逐行掃描閃耀的更厲害，也會(huì)讓使用者的眼睛更疲憊。當(dāng)前微機(jī)所用顯示器幾乎都是逐行掃描。達(dá)成一行掃描所需時(shí)間稱為水平掃描時(shí)間，其倒數(shù)稱為行頻次；達(dá)成一幀（整屏）掃描所需時(shí)間稱為垂直掃描時(shí)間，其倒數(shù)為垂直掃描頻次，又稱刷新頻次，即刷新一屏的頻次。常有的有60Hz、75Hz等，標(biāo)準(zhǔn)VGA顯示的場頻60Hz，行頻為31.5kHz.接口的時(shí)序剖析設(shè)計(jì)VGA圖像顯示控制需要注意兩個(gè)問題：一個(gè)是時(shí)序的驅(qū)動(dòng)，這是達(dá)成設(shè)計(jì)的重點(diǎn)，時(shí)序稍有偏差，顯示必定不正常，甚至?xí)茐牟噬@示器；另一個(gè)是VGA信號(hào)的電平驅(qū)動(dòng)。顯示控制器設(shè)計(jì)提示：顯示器技術(shù)規(guī)格供給的行頻一般在30kHz～45kHz(守舊數(shù)據(jù))，場頻一般在50Hz～75Hz(守舊數(shù)據(jù))。針對(duì)以上守舊數(shù)據(jù)，設(shè)計(jì)分辨率為640×480的顯示接口（如圖10所示），以30kHz的行頻進(jìn)行掃描時(shí)所需時(shí)鐘頻次為：30kHz×800(行周期)=24MHz，則場頻為：30kHz÷525(場周期)=5.14Hz。VGA電平：VSYNC，HSYNC為標(biāo)準(zhǔn)TTL電平，0V~3.3V。RGB的電平在0V~0.7V之間（0V為黑色，0.7V為全色）。-18-RGB行消隱圖像行消隱下一行圖像HSTdTfTaTbTcTgTe行掃描時(shí)序要求/像素，（即輸出一個(gè)像素Pixel的時(shí)間間隔）：Ta（行同步頭：96Tb：40Tc：8Td（行圖像）：640Te：8Tf：8Tg（行周期）：800RGB場消隱圖像場消隱下一場圖像VSTdTfTaTbTcTgTe場掃描時(shí)序要求/行，（即輸出一行l(wèi)ine的時(shí)間間隔）：Ta（場同步頭：2Tb：25Tc：8Td（行圖像）：480Te：8Tf：2Tg（場周期）：525圖10VGA接口的時(shí)序圖在VGA中，水平同步脈沖在光柵掃描線需要回到水平開始地點(diǎn)也就是屏幕的左側(cè)的時(shí)候插入，垂直同步脈沖在光柵掃描線需要回到垂直開始地點(diǎn)也就是屏幕的上方的時(shí)候插入。復(fù)合同步脈沖是水平同步脈沖與垂直同步信號(hào)的組合。RGB為像素?cái)?shù)據(jù)，在沒有圖像投射到屏幕時(shí)插入消隱信號(hào)，當(dāng)消隱有效時(shí)，RGB信號(hào)無效。⑴水平常序在水平常序中，包含以下幾個(gè)時(shí)序參數(shù)：水平同步脈沖寬度；書評(píng)同步脈沖結(jié)束到水門的開始之間的寬度；一個(gè)視頻行可視地區(qū)的寬度；一個(gè)完好的視頻行的寬度，從水平同步脈沖的開始到下一個(gè)水平同步脈沖的開始。⑵垂直時(shí)序垂直時(shí)序與水平常序近似，包含一下幾個(gè)不一樣的時(shí)序參數(shù)：垂直同步脈沖寬度；垂直同步結(jié)束到垂直門的開始之間的寬度一個(gè)視頻幀可視地區(qū)的寬度；一個(gè)完好視頻幀的寬度，從垂直同步脈沖到下一個(gè)垂直同步脈沖的開始。接口驅(qū)動(dòng)波形仿真為仿真方便，此次仿真采納采納50MHz時(shí)鐘輸入，80×60分辨率進(jìn)行。放著結(jié)果和VGA時(shí)序基真同樣。仿真波形圖如圖11所示。-19-圖11VGA接口驅(qū)動(dòng)波形仿真圖接口的驅(qū)動(dòng)程序的設(shè)計(jì)實(shí)現(xiàn)依據(jù)VGA接口的時(shí)序圖，本設(shè)計(jì)采納640×480分辨率。部分VGA程序以下：--------------------控制行和場的掃描-------------------------process(clk)--clk為系統(tǒng)時(shí)鐘信號(hào)beginifclk'eventandclk='1'then--收集clk上漲沿iflie=800then--當(dāng)列抵達(dá)800列時(shí)列歸零lie<="0000000000";ifhang=520then--當(dāng)行抵達(dá)520時(shí)歸零hang<="000000000";elsehang<=hang+'1';--不然行加1endif;elselie<=lie+'1';--不然列加1endif;endif;endprocess;----------------------靜態(tài)字符顯示-------------------------process(clk,hang,lie)beginifclk'eventandclk='1'then--加入時(shí)鐘脈沖，減少競爭-冒險(xiǎn)if(hang>=24)and(hang<=47)then--標(biāo)題行hangh<=conv_integer(hang)-24;--將行信息變換成整形數(shù)減if(lie>=224)and(lie<=247)then--24以便于調(diào)用數(shù)據(jù)表liel<=conv_integer(lie)-224;shong<=deng(hangh);red<=not(shong(liel)andhhandvv);blue<=not(shong(liel)andhhandvv);green<=not(shong(liel)andhhandvv);elsif(lie>=248)and(lie<=271)thenelse-20-red<=colour(2)andhhandvv;green<=colour(1)andhhandvv;blue<=colour(0)andhhandvv;endif;elsered<=colour(2)andhhandvv;green<=colour(1)andhhandvv;blue<=colour(0)andhhandvv;endif;endif;endprocess;---------------------------------------------------process(data)begincasedataiswhen"0000"=>dataram<=zero;when"0001"=>dataram<=one;when"1001"=>dataram<=nine;whenothers=>dataram<=zero;endcase;endprocess;-------------------------------------------------process(hang,lie)begincolour(2downto0)<="111";zuobiao<="101";column<="100";ifhang>479thenvv<='0';vs<='0';--elsevv<='1';vs<='1';endif;iflie>639thenhs<='0';hh<='0';--elsehh<='1';hs<='1';endif;endprocess;-21-4.6系統(tǒng)綜合及布局布線經(jīng)過綜合和布局布線獲得以下信息：該等精度頻次計(jì)系統(tǒng)整體占用資源為：6146個(gè)邏輯單元，占用主芯片EP1C12Q240C8的51%；7個(gè)輸入和輸出引腳，占用主芯片的4%；577個(gè)儲(chǔ)存單元，占用主芯片存的儲(chǔ)單元不到1%。系統(tǒng)布局布線圖如圖12所示。圖12系統(tǒng)綜合圖4.7引腳分派系統(tǒng)綜合及布局布線達(dá)成后即可將系統(tǒng)的各輸入輸出信號(hào)綁定到EP1C12Q240C8指定引腳上，再次編譯通事后，即可將生成的下載文件下載到硬件中間考證其功能。此中，系統(tǒng)時(shí)鐘引腳clk綁定在芯片的153引腳上，待測(cè)頻次信號(hào)Fx綁定在芯片的132引腳上，顏色輸出Red、Green、Blue分別綁定在芯片的162、163和164引腳上，其余引腳置為高阻態(tài)。引腳分派圖如圖13所示-22-圖13系統(tǒng)引腳分頻圖測(cè)試5.1測(cè)試儀器DG3121A信號(hào)發(fā)生器，其特色及長處以下：可選數(shù)字邏輯輸出模塊，實(shí)現(xiàn)混淆信號(hào)輸出；直接數(shù)字頻次合成技術(shù)（DDS）；300MSa/s采樣率，14位垂直分辨率，1Mpts波形長度；4"QVGA彩色液晶顯示屏；十種標(biāo)準(zhǔn)波形：正弦波、方波、鋸齒波、脈沖、噪聲、指數(shù)上漲、指數(shù)降落、Sinc波、心電圖波、直流；用戶自定義的隨意波形；豐富的調(diào)制功能:調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)、頻移鍵控(FSK)、脈寬調(diào)制(PWM)、掃頻(SWEEP)、突發(fā)(BURST)；豐富的輸入輸出信號(hào)：波形輸出，同步信