2023年-EDA技術(shù)在電路設(shè)計(jì)中的地位和作用經(jīng)典文稿

第頁2023EDA技術(shù)在電路設(shè)計(jì)中的地位和作用EDA技術(shù)在電路設(shè)計(jì)中的地位和作用

20世紀(jì)后半期,隨著集成電路和計(jì)算機(jī)技術(shù)的開展,數(shù)字系統(tǒng)也得到了飛速開展,其實(shí)現(xiàn)方法經(jīng)驗(yàn)了由分立元件、SSI、MSI到LSI、VLSI以及UVLSI的過程.下面是我整理的關(guān)于EDA技術(shù)在電路設(shè)計(jì)中的地位和作用，希望大家仔細(xì)閱讀!

1EDA技術(shù)開展概述

EDA是以計(jì)算機(jī)為平臺,融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制的電子CAD通用軟件包,主要協(xié)助進(jìn)行三方面的工作:IC設(shè)計(jì)、電子線路設(shè)計(jì)以及PCB設(shè)計(jì).回憶近30年電子設(shè)計(jì)技術(shù)的開展歷程,可將EDA技術(shù)分為三個(gè)階段:20世紀(jì)70年頭為CAD階段,人們起先用計(jì)算機(jī)協(xié)助進(jìn)行IC幅員編輯、PCB布局布線,取代了手工操作,產(chǎn)生計(jì)算機(jī)協(xié)助設(shè)計(jì)的概念.20世紀(jì)80年頭為CAE階段,與CAD相比,除了純粹的圖形設(shè)計(jì)功能之外,又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì),并且通過電器連接網(wǎng)絡(luò)表將二者結(jié)合在一起,實(shí)現(xiàn)了工程設(shè)計(jì),這就是計(jì)算機(jī)協(xié)助設(shè)計(jì)的概念.CAE的主要功能是:原理圖輸入,供給了一種;自頂向下;(Top-Down)的全新設(shè)計(jì)方法,這種方法首先從系統(tǒng)入手,在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì).在方框圖一級進(jìn)行仿真、糾錯(cuò),并用硬件描述語言對高層的系統(tǒng)進(jìn)行描述,在系統(tǒng)一級進(jìn)行驗(yàn)證.然后用綜合優(yōu)化工具生成詳細(xì)的門電路網(wǎng)表,其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?

由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的.這既有利于早期覺察結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤,避開設(shè)計(jì)工時(shí)的奢侈,同時(shí)也削減了邏輯功能仿真的工作量,提高了設(shè)計(jì)的一次勝利率.

2.2ASIC設(shè)計(jì)

現(xiàn)在電子產(chǎn)品的困難程度日益加深,一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小集成電路構(gòu)成,這就帶來了體積大、功耗大、牢靠性差的問題,解決這一問題的有效方法就是采納ASIC芯片進(jìn)行設(shè)計(jì).ASIC根據(jù)設(shè)計(jì)方法的不同可分為全定制ASIC,半定制ASIC,可編程ASIC(也成為可編程邏輯器件).

設(shè)計(jì)全定制ASIC芯片時(shí),設(shè)計(jì)人員要定義芯片上全部晶體管的幾何圖形和工藝規(guī)那么,最終將設(shè)計(jì)結(jié)果交由IC廠家掩膜制造完成.優(yōu)點(diǎn)是:芯片可以獲得最優(yōu)的性能,即面積利用率高、速度快、功耗低.缺點(diǎn)是:開發(fā)周期長,費(fèi)用高,只適合大批量產(chǎn)品開發(fā).

半定制ASIC芯片的幅員設(shè)計(jì)方法有所不同,分為門陣列設(shè)計(jì)方法和標(biāo)準(zhǔn)單元設(shè)計(jì)方法.這兩種設(shè)計(jì)方法都是約束性設(shè)計(jì)方法,其主要目的就是簡化設(shè)計(jì),以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間.可編程邏輯器件自20世紀(jì)70年頭以來,經(jīng)驗(yàn)了PAL、GAL、CPLD、FPGA幾個(gè)開展階段,其中CPLD/FPGA屬于高密度邏輯器件,目前集程度已高達(dá)200萬門/片,它將掩膜ASIC集程度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)便利的特點(diǎn)結(jié)合在一起,特殊適合于樣品探討或小批量產(chǎn)品開發(fā),使產(chǎn)品能以最快的速度上市,而當(dāng)市場擴(kuò)大時(shí),它可以很簡單的轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn),因此開發(fā)風(fēng)險(xiǎn)也大為降低.上述ASIC芯片,尤其是CPLD/FPGA器件,已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體.

2.3硬件描述語言

硬件描述語言(HDL)是一種用于硬件電子設(shè)計(jì)的計(jì)算機(jī)語言.它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式,與傳統(tǒng)的門級描述方式相比,它更適合大規(guī)模系統(tǒng)的設(shè)計(jì).早期硬件描述語言,如ABEL-HDL、AHDL,由不同的EDA廠家開發(fā),互不兼容,而且不支持多層次設(shè)計(jì),層次間翻譯工作由人工來完成.為了克服以上缺乏,1985年美國國防部正式推出了VHDL語言.VHDL是一種全方位的硬件描述語言,包括系統(tǒng)行為級、存放器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次,支持結(jié)構(gòu)描述、數(shù)據(jù)流描述、行為描述三種描述形式的混合描述,因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能,整個(gè)自頂而下或自底向上的電路設(shè)計(jì)過程都可以用VHDL來完成.VHDL還具有以下優(yōu)點(diǎn):①VHDL范圍描述實(shí)力使它成為高層次設(shè)計(jì)的核心,將設(shè)計(jì)人員的工作重心提高到系統(tǒng)功能的實(shí)現(xiàn)和調(diào)試,而花較少的精力用于物理的實(shí)現(xiàn).②VHDL可以用簡潔明確的代碼描述來進(jìn)行困難的限制邏輯設(shè)計(jì),敏捷便利,而且也便于設(shè)計(jì)結(jié)果的溝通、保存和重用.③VHDL的設(shè)計(jì)不依靠于特定的器件,便利了工藝轉(zhuǎn)換.④VHDL是一種標(biāo)準(zhǔn)語言,為眾多的EDA廠商所支持,因此移植性好.

2.4EDA技術(shù)的建模與仿真

EDA技術(shù)必需進(jìn)行元件的建模與系統(tǒng)仿真,基于SpICe/Xspice為內(nèi)核的Multisim是目前教化系統(tǒng)流行的電路仿真軟件.MultisimV7是通過對V5、V6的功能不斷擴(kuò)充,特殊增加了VHDL和VerilogHDL模塊,使它成為真正的;數(shù)/模/VHDL/VerilogHDL;混合電路仿真軟件.

Multisim的元件庫分為Multisim主數(shù)據(jù)庫(MultisimMasterDatabase)、共享數(shù)據(jù)庫(CorporateLibrary)和用戶數(shù)據(jù)庫(UserDatabase),其中主數(shù)據(jù)庫的元件不能更改,共享數(shù)據(jù)庫和用戶數(shù)據(jù)庫可以更改,用戶可以將常用的元件或用戶編輯的新元件放在這兩個(gè)數(shù)據(jù)庫中.單極版的Multisim中共享數(shù)據(jù)庫不行運(yùn)用.Multisim中的元件模型分為SPICE模型、CodeModel模型、VHDL元件模型和VerilogHDL元件模型.SPICE模型是指SPICE預(yù)定義的元件模型或利用子電路的方法建立的模型.CodeModel是在SPICE中用C語言編寫的元件模型.建立VHDL模型和VerilogHDL模型前首先要編寫相應(yīng)的語言代碼,進(jìn)行仿真驗(yàn)證,然后匯編和連接,產(chǎn)生Multisim可以接受的模型文件.

與其他EDA工具相比擬,Multisim主要具有以下優(yōu)點(diǎn):①采納直觀的圖形界面創(chuàng)立電路.②軟件供給了豐富而全面的儀器設(shè)備,且同一臺儀器可以多臺同時(shí)調(diào)用,和真實(shí)試驗(yàn)相比,大大節(jié)約了費(fèi)用.③Multisim軟件帶有豐富的電路元件庫,特殊是有大量與現(xiàn)實(shí)對應(yīng)的元件模型,使電路有很強(qiáng)的好用性,并供給了多種電路分析方法.④作為設(shè)計(jì)工具,它可以同其他流行的電路分析、設(shè)計(jì)和制板軟件交換數(shù)據(jù).⑤Multisim還是一個(gè)優(yōu)秀的電子訓(xùn)練工具,利用它供給的虛擬儀器可以用比試驗(yàn)室中更敏捷的方式進(jìn)行電路試驗(yàn),仿真電路實(shí)際運(yùn)行狀況,熟識常用電子儀器測量方法.⑥具有射頻電路的仿真功能.⑦專業(yè)版支持VHDL和Verilog語言的電路仿真.

2.5EDA試驗(yàn)室系統(tǒng)及配置

EDA試驗(yàn)室系統(tǒng)是一套硬件配置以及EDA軟件配置.最根底的硬件配置是計(jì)算機(jī),除此之外就高校而言,EDA試驗(yàn)室還須要以下軟硬件配置:①具有模數(shù)混合電路仿真軟件Multisim.②具有PCB自動(dòng)化設(shè)計(jì)功能的軟件,目前高校系統(tǒng)更多采納Ultiboard.③PCB雕刻機(jī)或PCB板制作系統(tǒng).假設(shè)資金允許,可配備PCB雕刻機(jī),否那么可配備一般PCB板制作系統(tǒng).具備以上資源,就可以進(jìn)行Onboard設(shè)計(jì)但要進(jìn)行OnChip設(shè)計(jì)和開發(fā),還必需配備以下資源:④具有CPLD/FPGA設(shè)計(jì)輸入、軟件仿真、下載功能的軟件和硬件.EDA試驗(yàn)室可采納CPLD/FPGA下載板,然后利用MaxplusⅡ軟件進(jìn)行設(shè)計(jì),完成芯片制造.MaxplusⅡ具有設(shè)計(jì)輸入、軟件仿真、角位定義的功能,它和CPLD/FPGA組合就可以完成在IC上的設(shè)計(jì).⑤完成對電路進(jìn)行時(shí)序測試的軟硬件.邏輯分析儀可以對硬件電路進(jìn)行時(shí)序測試,但一般分析儀價(jià)格比擬昂貴,鑒于此EDA試驗(yàn)室可選用PC-baseLA1000P型邏輯分析儀,該分析儀的功能和一般分析儀的功能相當(dāng),但價(jià)格實(shí)惠,特別適合EDA試驗(yàn)室運(yùn)用.

3EDA技術(shù)在當(dāng)今電路設(shè)計(jì)中的應(yīng)用

20世紀(jì)90年頭以來,電子信息類產(chǎn)品的開獨(dú)創(chuàng)顯出現(xiàn)兩個(gè)特點(diǎn):一是產(chǎn)品的困難程度加深;二是產(chǎn)品的上市時(shí)限緊迫.然而電路級設(shè)計(jì)本質(zhì)上是基于門級描述的單層次設(shè)計(jì)(主要以數(shù)字電路為主),設(shè)計(jì)的全部工作(包括設(shè)計(jì)輸入、仿真和分析、設(shè)計(jì)修改等)都是在根本邏輯門這一層次上進(jìn)行的.明顯這種設(shè)計(jì)方法不能適應(yīng)新的形勢,為此引入一種高層次的`電子設(shè)計(jì)方法,也稱為系統(tǒng)的設(shè)計(jì)方法.

高層次設(shè)計(jì)是一種;概念驅(qū)動(dòng)式;的設(shè)計(jì),設(shè)計(jì)人員無須通過門級原理圖描述電路,而是對設(shè)計(jì)目標(biāo)進(jìn)行功能描述,由于擺脫了電路細(xì)微環(huán)節(jié)的束縛,設(shè)計(jì)人員可以把精力集中于創(chuàng)立性的方案與概念構(gòu)思上,一旦這些概念構(gòu)思以高層次描述輸入計(jì)算機(jī)后,EDA系統(tǒng)就能以規(guī)那么驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì).這樣,新的概念得以快速有效地成為產(chǎn)品,大大縮短了產(chǎn)品的研制周期.不僅如此,高層次的設(shè)計(jì)只是定義系統(tǒng)的行為特性,可以不涉及實(shí)現(xiàn)工藝,在廠家的綜合庫的支持下,利用綜合優(yōu)化工具可以將高層次的描述轉(zhuǎn)化成對某種工藝優(yōu)化的網(wǎng)表,工藝轉(zhuǎn)化變得輕松簡單.高層次設(shè)計(jì)步驟如下:第一,根據(jù);自頂而下;的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分.其次,輸入VHDL代碼,這是高層次設(shè)計(jì)中最為普遍的輸入方式.此外EDA試驗(yàn)室采納Multisim圖形仿真輸入,這種方法具有直觀、簡單理解的特點(diǎn).

第三,將以上設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件.對于大型的設(shè)計(jì),還要進(jìn)行代碼級的功能仿真,主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性.因?yàn)閷Υ笮驮O(shè)計(jì),綜合、適配要花費(fèi)數(shù)小時(shí),在綜合前對源代碼仿真,就可大大削減設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間,一般狀況下,可略去這一仿真步驟.

第四,利用仿真器對VHDL源代碼進(jìn)行綜合優(yōu)化處理,生成門級描述的網(wǎng)表文件,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟.綜合優(yōu)化是針對ASIC芯片供給商的某一產(chǎn)品進(jìn)行的,所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成.綜合后,可利用生產(chǎn)的網(wǎng)表文件進(jìn)行適配前的時(shí)序仿真,仿真過程不涉及詳細(xì)器件的特性,是較為粗略的,一般設(shè)計(jì)這一仿真步驟可略去.

第五,利用適配器件將綜合后的網(wǎng)表文件針對某一詳細(xì)的目標(biāo)器件進(jìn)行邏輯映射操作,包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線.適配完成后,產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果:適配報(bào)告,包括芯片內(nèi)部資源利用狀況、設(shè)計(jì)的布爾方程描述狀況等;適配后的仿真模型;器件編程文件.依據(jù)適配后的仿真模型,可以進(jìn)行適配后的時(shí)序仿真,因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性(如延時(shí)特性),所以仿真結(jié)果能比擬精確地預(yù)期將來芯片的實(shí)際性能.假設(shè)仿真結(jié)果達(dá)不到設(shè)計(jì)要求,就須要修改VHDL源代碼或選擇不同速度品質(zhì)的器件,直至滿意設(shè)計(jì)要求.

第六,將適配器件生產(chǎn)的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中.假設(shè)是大批量產(chǎn)品開發(fā),通過更換相應(yīng)的廠家綜合庫,可以很簡單轉(zhuǎn)由ASIC形式實(shí)現(xiàn).

EDA在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等方面都發(fā)揮著巨大的作用.在教學(xué)方面,幾乎全部的理工科(特殊是電子信息)類的高等院校都開設(shè)了EDA課程.主要是讓學(xué)生了解EDA的根本概念和根本原理、學(xué)習(xí)Multisim軟件、駕馭VHDL語言的編寫標(biāo)準(zhǔn)、駕馭邏輯理論和算法、運(yùn)用EDA工具進(jìn)行電子電路課程的試驗(yàn)并從事簡潔的設(shè)計(jì).學(xué)習(xí)電路仿真工具和PLD開發(fā)工具的運(yùn)用,為今后的工作打下根底.科研方面主要利用電路仿真工具,利用虛擬儀器進(jìn)行產(chǎn)品測試,將CPLD/FPGA器件實(shí)際應(yīng)用到儀器設(shè)備中,從