FPGA的輪詢合路的設計和實現(xiàn)-設計應用

精品文檔-下載后可編輯FPGA的輪詢合路的設計和實現(xiàn)-設計應用針對高密度接口設計中基于字節(jié)處理和整包處理的轉(zhuǎn)換問題，本文提出了分片輪詢調(diào)度和改進式欠賬輪詢調(diào)度相結(jié)合的調(diào)度策略，該策略在很大程度上保證了公平性和穩(wěn)定性。仿真結(jié)果顯示，該設計完全符合要求。1、引言4X2.5G線路接口卡是T比特路由器的一種重要接口，屬于高密度線路接口，這種接口是當前路由器設計中的一個重點和難點。所謂高密度，指的是在一塊繞路接口卡上提供多個接口。之所以出現(xiàn)高密度線路接口的需求，是因為互聯(lián)網(wǎng)的規(guī)模不斷的擴大，對路由器的接入能力提出了日益增大的需求，如果還沿用單板單接口的設計方法將導致路由器的物理規(guī)模不斷的擴大，不符合現(xiàn)代設備發(fā)展的趨勢。在4X2.5G線路接口卡的設計中，筆者采用單片多路的SDH處理芯片S19202集中完成物理層的處理，然后根據(jù)整體設計方案在其后端進行數(shù)據(jù)的技術處理。針對多路報文在送往轉(zhuǎn)發(fā)單元時的公平性和穩(wěn)定性需求，以及SDH芯片S19202的特點，提出了輸入報文合路采用分片輪詢(CellRoundRobinScheduling;CRR)和改進的欠賬式輪詢調(diào)度(DefectRoundRobinScheduling;DRR)相結(jié)合的調(diào)度策略。這種調(diào)度策略保證了4路POS接口之間的公平性和整包處理的穩(wěn)定性，并且在工程上易于實現(xiàn)。本文第2節(jié)詳細闡述了該調(diào)度策略的設計與實現(xiàn)過程，第3節(jié)對全文進行了總結(jié)。2、輪詢調(diào)度的設計與實現(xiàn)在4X2.5G線路接口卡的設計中，采用了AMCC公司的SDH處理芯片S19202進行鏈路層數(shù)據(jù)處理，該芯片的特點是4個接口共享同一組接收總線和同一組發(fā)送總線，另外提供通道選擇信號來指示當前工作的線路接口號，其輸入端每個接口的緩存大小只有1k字節(jié)，根本不足以緩存一個長的整包(長包可達到1500字節(jié))。針對這個特點，設計中使用了在S19202后端的FPGA進行分片輪詢和整包接收的處理，保證了4個接口的公平性和穩(wěn)定性；針對4個接口的報文共享一條到轉(zhuǎn)發(fā)的通路時，由于各接口的報文長度差異，可能造成的不公平和不穩(wěn)定，提出了一種改進式欠賬輪詢的調(diào)度策略。通過分片輪詢和改進式欠賬輪詢的結(jié)合使用，保證了4個接口合路的公平性和穩(wěn)定性。750){this.width=500;}"border=0>圖1輸入合路模塊中的輪詢調(diào)度策略

輸入合路模塊中聯(lián)合調(diào)度策略的原理如圖1所示，對SDH芯片S19202送出的4路數(shù)據(jù)進行分片逐個輪詢，并緩存進相應通道的整包接收FIFO，相應通道若沒有數(shù)據(jù)則輪空，轉(zhuǎn)入下一通道；整包輪詢合路調(diào)度則逐個輪詢4個整包FIFO，若該FIFO有整包，則在每一輪詢周期發(fā)送一個整包，否則輪空。在該聯(lián)合調(diào)度策略中，分片輪詢調(diào)度比較容易實現(xiàn)，僅需在FPGA實現(xiàn)的前端設計一個輪詢機，利用SDH芯片S19202提供的通道指示信號(在FPGA設計用SRX_CHANNEL表示)對每個通道進行固定的輪詢訪問，有數(shù)據(jù)則存入相應的通道整包接收FIFO即可。而整包調(diào)度是使每個通道得到服務的公平性和穩(wěn)定性的關鍵，它直接決定著接收服務的通道所得到的服務帶寬、時延以及時延抖動等性能指標，因此本文把研究重點放在了整包調(diào)度的設計與實現(xiàn)上。目前，在整包調(diào)度上，主要的調(diào)度算法有先到先服務(FCFS)、逐包調(diào)度(PRR)、公平排隊、虛時鐘、加權(quán)循環(huán)服務(WRR)等多種策略。由于多數(shù)調(diào)度方式在包長不定的IP網(wǎng)絡中實現(xiàn)時遇到了困難，為此，M.Sheedhar等提出了適用于IP網(wǎng)絡的欠帳式循環(huán)調(diào)度(DRR)，該算法由于其較低的實現(xiàn)復雜度、良好的公平性及穩(wěn)定性而被經(jīng)常采用。但是，DDR算法直接用于高密度線卡設計中會有一定的問題。首先，DRR算法是針對集成服務網(wǎng)絡中不同業(yè)務需求而提出的，在一般應用中由于隊列數(shù)較多，所以需要減小隊列數(shù)，而在我們的設計中只有4個隊列，所以不需要減小隊列數(shù)；其次，在線卡設計中合路報文的包長無法直接給出，如果一定要加上包長則需用多加緩存，這就增大了設計復雜度也提高了成本；同樣由于經(jīng)典DDR算法嚴格要求儲蓄計數(shù)器值大于隊頭包長才輸出，這種不允許帶寬透支只允許盈余的要求會導致出現(xiàn)有包但是無法輸出的現(xiàn)象。根據(jù)4X2.5G線路接口的實際情況和DDR算法的思想，我們可以給出如下適合高密度POS接口使用的改進式欠賬式循環(huán)調(diào)度策略：1)逐包輪詢；

750){this.width=500;}"border=0>

采用這種改進的DRR算法下，可以保證在變長包的情況下，各個接口的整包緩存隊列在報文合路時公平的帶寬，確保合路調(diào)度的穩(wěn)定運行。DRR整包輪詢合路的基本工作過程為：輪詢4個整包緩存隊列，每讀取一個整包都判斷該包是否是協(xié)議包，如果是協(xié)議包，則按照上交CPU報文格式送協(xié)議FIFO，如果是需要轉(zhuǎn)發(fā)的報文，則按照轉(zhuǎn)發(fā)報文格式送數(shù)據(jù)報文FIFO。調(diào)度機輪詢到某個隊列時，為該隊列的儲蓄計數(shù)器加上40；然后判斷該隊列是否為空，如果為空，則馬上轉(zhuǎn)向下一個隊列；如果非空，則判斷當前該隊列是否有整包，如果當前該隊列無整包，則轉(zhuǎn)到下一個隊列；否則，如果該隊列目前有整包則輸出該隊列的隊頭包到合路隊列，同時該路的儲蓄計數(shù)器的值要減去輸出報文的長度；然后重復上述過程，直到該隊列無整包或者隊列的儲蓄計數(shù)器的值小于40時跳轉(zhuǎn)到下一隊列服務，其詳細工作流程如圖2所示：

750){this.width=500;}"border=0>圖2改進的DRR合路調(diào)度流程圖

DRR合路調(diào)度單元已在ALTERA公司的quartusII4.1環(huán)境下用VHDL編程實現(xiàn)，其仿真波形如圖3所示：

750){this.width=500;}"border=0>圖3DRR合路調(diào)度單元仿真波形圖

仿真結(jié)果顯示這種采用分片輪詢和欠賬輪詢的結(jié)合的合路調(diào)度策略設計可以達到性能需求，確保變長分組合路調(diào)度的公平性和穩(wěn)定性。