數(shù)字系統(tǒng)設(shè)計及verilogHDL課程設(shè)計報告

..數(shù)字系統(tǒng)設(shè)計與verilogHDL課程設(shè)計設(shè)計題目：實用多功能數(shù)字鐘專業(yè)：電子信息科學(xué)與技術(shù)班級：0313410學(xué)號：031341025XX：存智指導(dǎo)教師：黃雙林摘要本課程設(shè)計利用QuartusII軟件Verilog

VHDL語言的根本運用設(shè)計一個多功能數(shù)字鐘，經(jīng)分析采用模塊化設(shè)計方法，分別是頂層模塊、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模塊，再進展試驗設(shè)計和軟件仿真調(diào)試，分別實現(xiàn)時分秒計時、鬧鐘鬧鈴、時分秒手動校時、時分秒清零，時間保持和整點報時等多種根本功能。單個模塊調(diào)試到達預(yù)期目標(biāo)，再將整體模塊進展試驗設(shè)計和軟件仿真調(diào)試，已完全到達分塊模式設(shè)計功能，并到達設(shè)計目標(biāo)要求。關(guān)鍵字：多功能數(shù)字鐘、Verilog、模塊、調(diào)試、仿真、功能目錄TOC\o"1-3"\h\u1．課程設(shè)計的目的及任務(wù)錯誤！未定義書簽。1.1

課程設(shè)計的目的31.2

課程設(shè)計的任務(wù)與要求32．課程設(shè)計思路及其原理33．QuartusII軟件的應(yīng)用33.1工程建立及存盤33.2工程工程的編譯33.3時序仿真34．分模塊設(shè)計、調(diào)試、仿真與結(jié)果分析34.1

clk50mto1時鐘分頻模塊34.2

adder加法器模塊34.3

hexcounter16

進制計數(shù)器模塊34.4

counter_time

計時模塊34.5

alarm鬧鈴模塊34.6

sound_ddd嘀嘀嘀鬧鈴聲模塊34.7

sound_ddd_du嘀嘀嘀—嘟聲音模塊34.8

alarm_time鬧鐘時間設(shè)定模塊34.9

bitsel將輸出解碼成時分秒選擇模塊34.10

switch去抖模塊34.11

led譯碼顯示模塊34.12

clock頂層模塊35．實驗總結(jié)35．1調(diào)試中遇到的問題及解決的方法35.2實驗中積累的經(jīng)歷35.3心得體會36．參考文獻31.1

課程設(shè)計的目的通過課程設(shè)計的鍛煉，要求學(xué)生掌握VerilogHDL語言的一般設(shè)計方法，掌握VerilogHDL語言的根本運用，具備初步的獨立設(shè)計能力，提高綜合運用所學(xué)的理論知識獨立分析和解決問題的能力，基于實踐、源于實踐，實踐出真知，實踐檢驗真理，培養(yǎng)學(xué)生的創(chuàng)新精神。掌握現(xiàn)代數(shù)字邏輯電路的應(yīng)用設(shè)計方法，進一步掌握電子儀器的正確使用方法，以及掌握利用計算機進展電子設(shè)計自動化(EDA)的根本方法。1.2

課程設(shè)計的任務(wù)與要求用VerilogHDL語言設(shè)計一個多功能的數(shù)字鐘，具有下述功能：(1〕計時功能。包括時、分、秒的計時；(2)定時與鬧鐘功能：能在設(shè)定的時間發(fā)出鬧鈴音；(3)校時功能。對時、分和秒能手動調(diào)整以校準(zhǔn)時間；(4)整點報時功能；每逢整點，產(chǎn)生"嘀嘀嘀嘀一嘟〞四短一長的報時音。2．課程設(shè)計思路及其原理數(shù)字計時器要實現(xiàn)時分秒計時、鬧鐘鬧鈴、時分秒手動校時、時分秒清零，時間保持和整點報時等多種根本功能，所有功能都基于計時功能。因此首先需要獲得具有準(zhǔn)確振蕩時間的脈振信號，以此作為計時電路的時序根底，實驗中可以使用的振蕩頻率源為50MHZ，通過分頻獲得所需脈沖頻率1Hz。得到1hz脈沖后，要產(chǎn)生計時模塊，必須需要加法器來進展加法，因此需要一個全加器，此實驗中設(shè)計一個八位全加器來滿足要求。數(shù)字電路設(shè)計中，皆采用二進制加法，為實現(xiàn)實驗中時分秒的最大功能，本實驗中采用十六進制加法器，再進展BCD碼進展轉(zhuǎn)換來實現(xiàn)正常時鐘顯示。為產(chǎn)生秒位，設(shè)計一個模60計數(shù)器，利用加法器對1HZ的脈沖進展秒計數(shù)，產(chǎn)生秒位；為產(chǎn)生分位，通過秒位的進位產(chǎn)生分計數(shù)脈沖，分位也由模60計數(shù)器構(gòu)成；為產(chǎn)生時位，用一個模24計數(shù)器對分位的進位脈沖進展計數(shù)。整個數(shù)字計時器的計數(shù)局部共包括六位：時十位、時個位、分十位、分個位、秒十位和秒個位。根本的計時模塊完成之后，整點報時、清零、校時、LED顯示、鬧鈴模塊可以相互實現(xiàn)，其中，鬧鈴模塊與計時模塊的顯示相互并行。清零功能是通過控制計數(shù)器清零端的電平上下來實現(xiàn)的。只需使清零開關(guān)按下時各計數(shù)器的清零端均可靠接入有效電平〔本實驗中是低電平〕，而清零開關(guān)斷開時各清零端均接入無效電平即可。保持功能是通過邏輯門控制秒計數(shù)器輸入端的1Hz脈沖實現(xiàn)的。正常情況下，開關(guān)不影響脈沖輸入即秒正常計數(shù)，當(dāng)按下開關(guān)后，使脈沖無法進入計數(shù)端，從而實現(xiàn)計時保持功能。要進展鬧鐘功能，是否進展鬧鐘模塊nowmode，中選擇00表示即使模塊，10鬧鐘模式，01手動調(diào)整模式。中選擇鬧鈴模塊之后，是否是整點報時鬧鈴還是鬧鐘鬧鈴，又需要設(shè)置一個選擇模塊alarmout,當(dāng)00模式時不開啟鬧鈴，01進展鬧鈴模式，10進展整點報時模塊。整點報時是本實驗中的sound_ddd_du模塊〔詳見附錄中程序清單〕，sound_ddd_du模塊與計時模塊有點類似，但整點報時模塊中不要分時分秒計數(shù)，可直接利用1hz的分頻計數(shù)至?xí)r位進位時的數(shù)值，開啟ddd_du鬧鈴。鬧鐘報時功能。在計時電路走到設(shè)定的時間時鬧鈴報時功能會被啟動，通過與ddd產(chǎn)生電路進展邏輯組合，使得在到達鬧鈴時，發(fā)出ddd。鬧鈴模塊和校正模塊中，需要選擇鬧鈴調(diào)時Alarmode還是Checkmode校時模塊，因此需要利用bitsel模塊進展選擇。鬧鐘只設(shè)定時和分，根本模塊Alarmode與正常計時電路里的校時校分電路一樣。本實驗中為節(jié)省按鍵，鬧鐘時間調(diào)節(jié)鍵復(fù)用正常調(diào)時的校時校分開關(guān)，為使設(shè)定鬧鈴與正常計時中調(diào)節(jié)時間按鍵互不影響，額外用一個鬧鐘使能鍵，按下該鍵后進入鬧鐘設(shè)定界面，此時校時校分開關(guān)用于調(diào)節(jié)鬧鐘時間，對正常計時沒有影響；恢復(fù)使能鍵后校分校時鍵用于對數(shù)字鐘進展時間調(diào)節(jié)，對設(shè)定的鬧鐘時間沒有影響。校分校時checkmode功能根本原理是通過邏輯門電路控制分計數(shù)器的計數(shù)脈沖，當(dāng)校分校時開關(guān)斷開時，計數(shù)脈沖由低位計數(shù)器提供；當(dāng)按下校分校時開通時，既可以手動觸發(fā)出發(fā)式開關(guān)給進位脈沖，也可以有恒定的1Hz脈沖提供恒定的進位信號，計數(shù)器在此脈沖驅(qū)動下可快速計數(shù)。為實現(xiàn)可靠調(diào)時，采用防抖動開關(guān)〔由D觸發(fā)器實現(xiàn)〕克制開關(guān)接通或斷開過程中產(chǎn)生的一串脈沖式振動。當(dāng)全部功能實現(xiàn)之后，要完成數(shù)字鐘的全部輸出，需要一個LED顯示模塊。最后，將所有程序進展調(diào)試，在clock頂層模塊中可以實現(xiàn)全部功能。3．QuartusII軟件的應(yīng)用3.1工程建立及存盤1．翻開QuartusⅡ，單擊"File〞菜單，選擇File→New

Project

Wizard，對話框如下：分別輸入工程的工作路徑、工程名和實體名，單擊Finish。圖3.12.單擊"File〞菜單，選擇New，彈出小對話框，雙擊"VHDL

File"，即選中了文本編輯方式。在出現(xiàn)的"Vhdl1.vhd〞文本編輯窗中鍵入VHDL程序，輸入完畢后，選擇File→Save

As，即出現(xiàn)"Save

As〞對話框。選擇自己建立好的存放本文件的目錄，然后在文件名框中鍵入文件名，按"Save〞按鈕。3.建立工程工程，在保存VHDL文件時會彈出是否建立工程的小窗口，點擊"Yes〞確定。即出現(xiàn)建立工程工程的導(dǎo)航窗口，點擊"Next〞，最后在出現(xiàn)的屏幕中分別鍵入新工程的工作路徑、工程名和實體名。注意，原理圖輸入設(shè)計方法中，存盤的原理圖文件名可以是任意的，但VHDL程序文本存盤的文件名必須與文件的實體名一致，輸入后，單擊"Finish〞按鈕。3.2工程工程的編譯單擊工具條上的編譯符號開場編譯，并隨著進度不斷變化屏幕，編譯成功，完成后的屏幕如圖3.2所示：圖3.23.3時序仿真建立波形文件：選擇File→New，在New窗中選中"Other

File〞標(biāo)簽。在出現(xiàn)的屏幕中選擇"Vector

Waveform

File〞項出現(xiàn)一新的屏幕，在assignment中選擇seting,將timing選擇function功能仿真，再在processing中建立網(wǎng)格。在出現(xiàn)的新屏幕中，雙擊"Name〞下方的空白處，彈出"Insert

Nod

or

Bus〞對話框，單擊該對話框的"Node

Finder??〞。在屏幕中的Filter中選擇Pins，單擊"List〞。而后，單擊">>〞，所有輸入/輸出都被拷貝到右邊的一側(cè)，這些正是我們希望的各個引腳，也可以只選其中的的一局部，根據(jù)實際情況決定。然后單擊屏幕右上腳的"OK〞。在出現(xiàn)的小屏幕上單擊"OK〞。設(shè)定仿真時間寬度。選擇Edit

→

End

time，選項，在End

time選擇窗中選擇適當(dāng)?shù)姆抡鏁r間域，以便有足夠長的觀察時間。波形文件存盤。選擇File→Save

as選項，直接存盤即可。運行仿真器。在菜單中選擇項，直到出現(xiàn)，仿真完畢。圖3.4編輯過程的仿真波形4．分模塊設(shè)計、調(diào)試、仿真與結(jié)果分析4.1

clk50mto1時鐘分頻模塊實驗中使用的振蕩頻率源為50MHZ，通過分頻獲得所需脈沖頻率1Hz。在counter_1hz==50000000時，輸出信號清零，假設(shè)未到達那么繼續(xù)加一。為實驗觀察方便，在單個模塊的顯示中，本處clock輸入為1ps周期信號，得到clk50to1輸出結(jié)果如圖4.1所示，完全符合實驗要求。圖4.1

clk50mto1時鐘分頻模塊4.2

adder加法器模塊本實驗中adder采用8位全加器，out=in1+in2，帶進位。圖4.2

adder加法器模塊實驗中數(shù)字鐘時分秒最大計數(shù)為59，帶進位8位全加器完全符合實驗要求，如圖4.2所示，77加62等于139,76加上93等于169。4.3

hexcounter16

進制計數(shù)器模塊經(jīng)過分頻后，輸出脈沖頻率為1hz，即周期為1s，通過16進制計數(shù)器，將其轉(zhuǎn)化為16進制數(shù)字。16進制采用4位二進制，因此存放器長度為四位。當(dāng)set高電平有效時，將數(shù)據(jù)送給counter計數(shù)器，carrtbit清零，如假設(shè)counter計數(shù)器到達16進制中max即15時，counter清零，而carrtbit置高電平有效。如假設(shè)set一直處于低電平，那么counter計數(shù)器自加一進展計數(shù)，carrtbit清零。圖4.3

hexcounter16進制計數(shù)器模塊調(diào)試試驗結(jié)果如圖4.3所示，set一直處于低電平狀態(tài)下，當(dāng)datout計數(shù)置3后再加一即清零，而carrybit置一，再來一個脈沖上升沿又回來置數(shù)，符合十六進制計數(shù)器。4.4

counter_time

計時模塊1Hz秒個位秒十位分個位分個位時個位時個位時鐘能夠產(chǎn)生時間前提是對秒脈沖計數(shù)產(chǎn)生形成的，每個計時器的時鐘，由前級進位和自增脈沖相加得到，為了形成時分秒，需要對秒進位信號進展計數(shù)從而產(chǎn)生分，對分進位信號進展計數(shù)產(chǎn)生時信號。秒和分均為60進制，時為24進制，所以需要有模60和模24計數(shù)器。計時示意如下：1Hz秒個位秒十位分個位分個位時個位時個位秒個位逢9后，再來一個脈沖即向秒十位加一，秒個位清0，當(dāng)秒十位到達5、秒個位9時，再加一個脈沖后，向分個位加1，秒清零。同理，分位到達59后向時個位進一，分秒全部清零。時為24進制，當(dāng)時分秒為23:59:59時，當(dāng)下一個脈沖上升沿到來時，全部清零。圖4.4

counter_time

計時模塊如圖4.4所示，第一幅圖為秒計數(shù)器計數(shù)至59后，向分計數(shù)器進位清零重新計數(shù)。第二個跳躍是分59向時進位。第二幅圖中，最后一個跳躍是時分秒全部清零。根據(jù)時間軸的連續(xù)，可以觀察到此現(xiàn)象。4.5

alarm鬧鈴模塊鬧鐘模式是否開啟，需要外部信號輸入，讓數(shù)字鐘進入鬧鈴界面，還要分別是整點報時還是鬧鈴功能，且要保證在設(shè)定鬧鈴時數(shù)字鐘能夠正常工作。這就要求在鬧鈴和數(shù)字鐘的走時功能互不影響。本實驗用alarmon作為鬧鐘設(shè)定使能鍵。00時，正常計時；01進入鬧鐘設(shè)定狀態(tài)。本鬧鈴模塊另外含有簡單計時功能，這樣與計時模塊不產(chǎn)生沖突，當(dāng)時間到達整點時，開啟整點報時鬧鈴模塊，當(dāng)?shù)竭_鬧鐘時間，進入鬧鐘鬧鈴模塊。其他全部置零，計時模塊。圖4.5

alarm鬧鈴模塊如圖4.5所示，當(dāng)alarmon選擇00時，鬧鈴模塊進入計數(shù)模塊，沒有鬧鈴輸出。接著輸入為01，鬧鐘鈴聲輸出，進入鬧鐘鬧鈴模式；輸入為10時，輸出為嘀嘀嘀讀，為整點報時鈴聲的輸出。4.6

sound_ddd嘀嘀嘀鬧鈴聲模塊由前面鬧鈴模塊選擇鬧鈴聲后，直接跳入到此鬧鐘鬧鈴嘀嘀嘀模塊，嘀嘀嘀鈴聲分位三段，且設(shè)置不同周期，當(dāng)mscount等于第一聲間距乘以3加上二聲間距乘以2加上三聲之后時間間距減1時，為鬧鈴的最大周期，清零。當(dāng)時間周期處于第一聲或二聲間距或三聲之后周期之間時，鬧鈴響，總共響三聲。其他情況下，鬧鈴無輸出。圖4.6

sound_ddd嘀嘀嘀鬧鈴聲模塊如圖4.6所示，當(dāng)進入鬧鐘鬧鈴時，鬧鐘發(fā)出ddd聲音，兩個滴聲間距為20馬上，連續(xù)三個低聲之后間距為50ms，且以三聲為周期。4.7

sound_ddd_du嘀嘀嘀—嘟聲音模塊嘀嘀嘀嘟聲音模塊與嘀嘀嘀聲音模塊類似，只不過嘀嘀嘀聲過后不是控制下一聲滴的時間間距，而是控制嘟的到來。嘟的聲音比滴的聲音長。當(dāng)進入嘀嘀嘀嘟模塊后，如果mscount小于于滴聲長度加上滴滴之間的時間間距再乘3再加上嘟的聲音加10時，mscount在脈沖到來時自加，當(dāng)mscount大于零小于SOUNDSPACE、在SOUNDSPACE加上兩滴間距到再加SOUNDSPACE時等〔詳見程序清單〕，嘀嘀嘀嘟響起。圖4.7

sound_ddd_du嘀嘀嘀—嘟聲音模塊如圖4.7所示，在50ps周期的clk下，SOUNDSPACE為300ms，兩滴時間間距為200ms，嘟的長度為600ms情況下，在整點報時開啟時，在mscount0到220之間響起嘀嘀嘀嘟。4.8

alarm_time鬧鐘時間設(shè)定模塊鬧鐘設(shè)定時，需要外部信號輸入，讓數(shù)字鐘進入鬧鐘界面，且要保證在設(shè)定鬧鈴時數(shù)字鐘能夠正常工作。這就要求在設(shè)定鬧鈴和數(shù)字鐘的校時校分功能互不影響。本實驗用enablel作為鬧鐘設(shè)定使能鍵。0時，正常計時；1進入鬧鐘設(shè)定狀態(tài)。設(shè)定鬧鈴時間電路和計時電路中的校時校分的原理根本一致，不同之處在于，在鬧鈴設(shè)定完畢返回時間顯示狀態(tài)時獲其他任何沒有重新設(shè)定鬧鈴狀態(tài)時，鬧鐘時間都不會改變。另外，在鬧鐘設(shè)定中，分位對時位沒有進位。當(dāng)sel為10時，對時進展設(shè)定；sel為01時，對分進展設(shè)定，當(dāng)rest置一時，復(fù)位清零。本模塊采用基準(zhǔn)時鐘。圖4.8

alarm_time鬧鐘時間設(shè)定模塊如圖4.8所示，當(dāng)rest為低電平，enable高電平時，sel為01時，在inc的作用下對十進制的分秒進展設(shè)定；當(dāng)sel10時，同樣的對時位進展設(shè)定。4.9

bitsel將輸出解碼成時分秒選擇模塊將輸出解碼成時分秒選擇，并且分鬧鐘設(shè)置還是計時模式。為了不產(chǎn)生沖突，Alarmmode為是否設(shè)置鬧鐘模式，checkmode為是否設(shè)置調(diào)整時間模式，且相互之間不能同時有效。當(dāng)reset有效時，對所有輸出清零。圖4.9

bitsel將輸出解碼成時分秒選擇模塊如圖4.9所示，當(dāng)rest有效時，輸出全部清零；當(dāng)alarmmode高電平有效時，對鬧鐘時分位的十分位進展調(diào)整輸出；checkmode高電平有效時，可以對調(diào)整時間的時分秒進展調(diào)整。4.10

switch去抖模塊為實現(xiàn)可靠調(diào)時，常采用防抖動開關(guān)克制開關(guān)接通或斷開過程中產(chǎn)生的一串脈沖式振動，一般由D觸發(fā)器延時功能實現(xiàn)。這里選擇的是計數(shù)消抖，即只當(dāng)有效電平到來后開場計數(shù)，當(dāng)計數(shù)值大于一定值后再輸出該有效電平，否那么不輸出，從而到達消抖目的。圖4.10

switch去抖模塊如圖4.10所示，當(dāng)clk下降沿到來時，counter進展計數(shù)自加；當(dāng)clk_use下降到來時，輸出電路輸出輸入數(shù)據(jù)。完成了因抖動帶來的錯誤。4.11

led譯碼顯示模塊此模塊是用于數(shù)碼管的動態(tài)顯示，采用七段顯示數(shù)碼管，因此輸入長度定義四位，輸出定義八位，將四位輸入譯碼成對應(yīng)的七位掃描數(shù)值。0:dataout<=7'b1000000;

1:dataout<=7'b1111001;

2:dataout<=7'b0100100;

3:dataout<=7'b0110000;

4:dataout<=7'b0011001;5:dataout<=7'b0010010;6:dataout<=7'b0000010;

7:dataout<=7'b1111000;

8:dataout<=7'b0000000;

9:dataout<=7'b0010000;

10:

dataout<=7'b0001000;11:dataout<=7'b0000011;

12:

dataout<=7'b1000110;13:dataout<=7'b0100001;14:

dataout<=7'b0000110;

15:dataout<=7'b0001110;圖4.11

led譯碼顯示模塊如圖4.11所示，當(dāng)輸入為3時，ledout輸出為00110000，對應(yīng)數(shù)碼管顯示為3。4.12

clock頂層模塊頂層模塊中，調(diào)用各個模塊來實現(xiàn)多功能數(shù)字鐘。首先是建立在計時模塊上完成整個數(shù)字鐘的走時，計時模塊又是建立在50mhz分頻至1hz、八位全加器、十六進制計數(shù)器等模塊上完成整體的根本走時。然后可以建立鬧鐘模塊，且設(shè)置modestate置00為計時模式，10選擇鬧鐘模塊,01手動調(diào)整模式，11非法模式來防止鬧鐘模塊與走時模塊的沖突。其次在鬧鈴模塊中，ld_alert是否設(shè)置了鬧鈴控制鬧鈴的開關(guān)，mcheck手動調(diào)整時間，turn來控制調(diào)整的時間在分與時的選擇，change是調(diào)整信號，alert為鬧鈴輸出。再通過led輸出時分秒。譯碼顯示電路譯碼顯示電路報時電路脈沖發(fā)生電路計時電路報時電路脈沖發(fā)生電路計時電路校分校時電路清零電路校分校時電路清零電路圖4.11

clock頂層模塊如圖4.11所示，在clock為1ps周期情況下，設(shè)置modestate置00為計時模式，10選擇鬧鐘模塊，01手動調(diào)整模式，11非法模式，在鬧鈴模塊中，ld_alert高電鬧鈴開，mcheck為高電平那么可以手動調(diào)整時間，turn控制了調(diào)整的時間在分與時的擇，change有效那么改變調(diào)整的數(shù)值，alert有效鬧鈴輸出。led

hourl，led_hour0，led_minul，led_minu0，led_secl,led

sec0輸出時分秒。5．實驗總結(jié)5．1調(diào)試中遇到的問題及解決的方法1、編程時，最常見也是最頭疼的就是在各個模塊調(diào)試的時候顯示句子無定義，導(dǎo)致程序無法編譯，但整個模塊的語法沒有錯誤。解決方法：將各個模塊之間調(diào)試有先后順序，且將所有模塊調(diào)試放在一個文件夾存放，以致可以相互調(diào)用。2、經(jīng)常導(dǎo)致語法錯誤，如："；〞沒有寫上，變量類型沒有預(yù)先標(biāo)明，前后變量名字由于缺少一個或多一個字母而導(dǎo)致出錯。解決方法：對照錯誤，認真檢查程序，看哪個地方的標(biāo)點，變量沒有寫上或標(biāo)明。3、進展編譯或波形仿真時，經(jīng)常得到的不是預(yù)想中的結(jié)果。解決方法：弄明白該模塊實現(xiàn)什么功能，調(diào)整好輸入變量進展調(diào)試，不能完全采用隨機變量。在方面觀察的情況下，可以采用高電平或低電平代替。將需要編譯或進展仿真的實體文件置頂，經(jīng)檢錯無誤后，進展波形仿真，在仿真之前需要合理設(shè)置