CMOS加法器畢業(yè)設(shè)計(jì)

摘要20世紀(jì)是IC迅速發(fā)展的時(shí)代。計(jì)算機(jī)等信息產(chǎn)業(yè)的飛速發(fā)展推進(jìn)了集成電路（IntegratedCircuit—IC）產(chǎn)業(yè)。大多數(shù)超大規(guī)模集成電路（VeryLargeScaleIC—VLSI）在平常生活中有著廣泛的應(yīng)用。在這些廣泛應(yīng)用的運(yùn)算中，加法器是構(gòu)成這些運(yùn)算的基本單元。在高性能微處理器和DSP處理器中，加法器的運(yùn)算時(shí)間至關(guān)重要。加法器運(yùn)算常常處在高性能處理器運(yùn)算部件的關(guān)鍵途徑中，尤其是在算術(shù)邏輯單元中加法器的運(yùn)算時(shí)間對(duì)處理器的速度起著決定性的作用。伴隨微處理器的運(yùn)算速度越來(lái)越快，對(duì)迅速加法器的需求也越來(lái)越高。本文首先簡(jiǎn)介了幾種基本的加法器類(lèi)型以及其工作原理，并重點(diǎn)分析了超前進(jìn)位加法器的構(gòu)成構(gòu)造、構(gòu)造參數(shù)以及其工作原理。同步還簡(jiǎn)介了制約超前進(jìn)位加法器速度的構(gòu)造參數(shù)原因。然后設(shè)計(jì)研究了2位超前進(jìn)位加法器，并重點(diǎn)分析了它的工作原理、系統(tǒng)構(gòu)造，并通過(guò)tanner軟件進(jìn)行仿真試驗(yàn)，從而驗(yàn)證了電路的精確信。最終簡(jiǎn)介了基于2μmCMOS工藝MOSIS版圖設(shè)計(jì)的規(guī)則，通過(guò)電路圖繪制出它的版圖，并對(duì)它的版圖與電路圖進(jìn)行了一致性檢測(cè)，深入驗(yàn)證了設(shè)計(jì)的對(duì)的性。關(guān)鍵詞：CMOS加法器；高速；超前進(jìn)位；低功耗AbstractThe20thcenturyistheeraofrapiddevelopmentoftheIC.thebloomingdevelopmentofComputerSciencehasledtothegrowthofintegratedcircuit(IC)devices.MostoftheVeryLargeScaleIC(VLSI)applications.Inaddition,amongthesewidelyusedoperations,the1-bitfulladderisthebuildingblockoftheseoperationmodules.Inhigh-performancemicroprocessorsandDSPprocessor,theaddercomputingtimeisoftheessence.Basically,theAddercomputingwereoftenthecriticalpathinhigh-performanceprocessorscomputingcomponents,especiallyALUadderplaysadecisiveroleofthespeedforcomputingtimeintheprocessor.Alongwiththespeedboomingofmicroprocessors,thehighdemandofhigh-speedaddercomestotheTechnicalandmarketstafftable.Firstly,severalbasictypesofaddersisintroducedinthisassignment,aswellasitsworkingprinciple,andthenthestructureofCLA,CLAstructuralparametersarefocusedontheanalysis,aswellasitsworkingprinciple.theCLAstructuralparametersfactorofCLAconstraintsforspeedimprovementisintroducedinthisassignment.Thenthedesignofatwo-aheadadder,andanalyzeditsworkingprinciple,systemarchitecture,andsimulationsoftwarebytannertoverifythecircuitreallysure.Finally,2μmCMOStwo-aheadaddertherulesandlayoutproblemsaredescribedinthisassignment，thecircuitdiagramdrawntwo-aheadaddercircuitlayout,anditslayoutwasconsistentwiththecircuittest.Keywords:COMSAdder;High-speed;CarryLook-ahead;LowPower目錄摘要 IAbstract II1.緒論 11.1加法器研究背景及意義 11.2本論文的重要工作內(nèi)容 22.基本加法器 32.1加法器 32.1.1半加器 32.1.2全加器 42.2串行進(jìn)位加法器 52.3進(jìn)位選擇加法器 62.4進(jìn)位旁路加法器 62.5進(jìn)位保留加法器 72.6超前進(jìn)位加法器 8本章小結(jié) 113.超前進(jìn)位加法器設(shè)計(jì)及仿真 133.1超前進(jìn)位加法器電路仿真試驗(yàn)環(huán)境 133.2超前進(jìn)位加法器電路仿真電路圖及仿真成果 14本章小結(jié) 224.基于2umCMOS超前進(jìn)位加法器版圖設(shè)計(jì) 244.1版圖設(shè)計(jì)規(guī)則 254.2CMOS的版圖繪制 29本章小結(jié) 37結(jié)論 39致謝 40參照文獻(xiàn) 411.緒論1.1加法器研究背景及意義人類(lèi)社會(huì)的發(fā)展已經(jīng)進(jìn)入了信息時(shí)代，多種信息技術(shù)構(gòu)成了信息時(shí)代的基礎(chǔ)。目前，與信息有關(guān)的計(jì)算機(jī)、微電子及通訊技術(shù)己經(jīng)成為推進(jìn)社會(huì)進(jìn)步和國(guó)家發(fā)展的關(guān)鍵技術(shù)，而微電子技術(shù)又是信息技術(shù)的基礎(chǔ)，因此集成電路產(chǎn)業(yè)己經(jīng)成為整個(gè)電子信息產(chǎn)業(yè)的命脈。而集成電路作為現(xiàn)代信息產(chǎn)業(yè)和信息社會(huì)的基礎(chǔ)，是改造和提高老式產(chǎn)業(yè)的關(guān)鍵技術(shù)。伴隨全球信息化、網(wǎng)絡(luò)化和知識(shí)經(jīng)濟(jì)浪潮的到來(lái)，集成電路產(chǎn)業(yè)的地位越來(lái)越重要，它已成為事關(guān)國(guó)民經(jīng)濟(jì)、國(guó)防建設(shè)、人民生活和信息安全的基礎(chǔ)性、戰(zhàn)略性產(chǎn)業(yè)。到目前為止我國(guó)已經(jīng)成為世界電子信息產(chǎn)品的重要生產(chǎn)國(guó)，對(duì)集成電路需求的增長(zhǎng)是非常驚人的，而我們國(guó)內(nèi)在這方面的供應(yīng)能力顯示出明顯局限性。發(fā)展中國(guó)的集成電路，成了中國(guó)政府產(chǎn)業(yè)政策的主導(dǎo)方向。6月，國(guó)務(wù)院下發(fā)了《鼓勵(lì)軟件產(chǎn)業(yè)和集成電路產(chǎn)業(yè)發(fā)展的若干政策》，引導(dǎo)、鼓勵(lì)資金、技術(shù)和人才等資源投向集成電路產(chǎn)業(yè)。 加法器作為各類(lèi)集成電路模塊的關(guān)鍵部件，其重要性不可忽視。加法運(yùn)算是最重要最基本的運(yùn)算，所有的其他基本算術(shù)運(yùn)算，如減法、乘法、除法運(yùn)算等最終都能歸結(jié)為加法運(yùn)算[1]。在算術(shù)邏輯單元（ALU）完畢的操作中，邏輯操作是按位進(jìn)行，各位之間彼此無(wú)關(guān)，不存在進(jìn)位問(wèn)題，這使得邏輯運(yùn)算速度很快，且是一種常數(shù)，不需進(jìn)行過(guò)多的優(yōu)化工作。但對(duì)于算術(shù)操作來(lái)說(shuō)，由于存在進(jìn)位問(wèn)題，使得某一位計(jì)算成果的得出和所有低于它的位有關(guān)。因此，為了減少進(jìn)位傳播所耗的時(shí)間，提高計(jì)算速度，人們?cè)O(shè)計(jì)了多種類(lèi)型的加法器，然而高速、低耗加法器的設(shè)計(jì)一直是研究的熱點(diǎn)。伴隨微電子技術(shù)的發(fā)展，處理器、計(jì)算機(jī)的字長(zhǎng)成倍的增長(zhǎng)，長(zhǎng)加法器也就應(yīng)運(yùn)而生。長(zhǎng)加法器優(yōu)化設(shè)計(jì)的重要目的是高速、低耗、資源（面積）開(kāi)銷(xiāo)小，其關(guān)鍵是構(gòu)思高速、高效的進(jìn)位算法與構(gòu)造。近三十年來(lái)，不停的涌現(xiàn)出一流的高速加法器:超前進(jìn)位加法器、跳躍進(jìn)位加法器、樹(shù)形構(gòu)造加法器、對(duì)數(shù)跳躍進(jìn)位加法器、混合超前進(jìn)位/選擇進(jìn)位加法器、頂層進(jìn)位級(jí)聯(lián)超前進(jìn)位加法器等。這些高速、高效的進(jìn)位措施一般都是在超前進(jìn)位基礎(chǔ)上的改善或者混合進(jìn)位。因此，超前進(jìn)位加法器（簡(jiǎn)稱(chēng)CLA）很自然地成為優(yōu)化設(shè)計(jì)比較的基準(zhǔn)。再加之CMOS工藝技術(shù)的進(jìn)步，使之速度可以更深入得到提高。當(dāng)今，加法器的設(shè)計(jì)面臨兩大課題，首先是怎樣減少功耗。伴隨便攜式IC產(chǎn)品例如MP3播放器，手機(jī)和掌上電腦等的廣泛使用，規(guī)定IC工程師對(duì)既有運(yùn)算模塊的性能作深入改善，尤其是在電路的功耗和尺寸方面。由于目前對(duì)應(yīng)的電池技術(shù)難以和微電子技術(shù)的發(fā)展速度匹敵，這使得IC設(shè)計(jì)師碰到了許多限制原因，例如高速，大吞吐量，小尺寸，低功耗等。因此，這使得研究低功耗高性能加法單元持續(xù)升溫。另首先就是怎樣提高加法器的運(yùn)算速度。由于加法運(yùn)算存在進(jìn)位問(wèn)題，使得某一位計(jì)算成果的得出和所有低于它的位有關(guān)。因此，為了減少進(jìn)位傳播所耗的時(shí)間，提高計(jì)算速度，人們?cè)O(shè)計(jì)了多種類(lèi)型的加法器，如超前進(jìn)位加法器（Carry-LookaheadAdders，CLA），曼徹斯特加法器（ManchesterAdder）、進(jìn)位旁路加法器（Carry-SkipAdders，CSKA）、進(jìn)位選擇加法器（Carry-SelectAdders，CSLA）等。它們都是運(yùn)用各位之間的狀態(tài)來(lái)預(yù)先產(chǎn)生高位的進(jìn)位信號(hào)，從而減少進(jìn)位從低位向高位傳遞的時(shí)間。1.2本論文的重要工作內(nèi)容本文在簡(jiǎn)介其他基本加法器的基礎(chǔ)上，深入詳細(xì)簡(jiǎn)介了超前進(jìn)位加法器，它防止了串行進(jìn)位加法器的進(jìn)位延遲，提高了速度，雖然加了超前進(jìn)位部分，但仍比選擇進(jìn)位加法器占用資源少，因此超前進(jìn)位加法器成為優(yōu)化設(shè)計(jì)比較的基準(zhǔn)?；谝陨侠碚?，在仿真試驗(yàn)部分采用數(shù)字設(shè)計(jì)措施進(jìn)行加法器電路設(shè)計(jì)，基于T-spice仿真器，進(jìn)行了超前進(jìn)位加法器的仿真，驗(yàn)證了超前進(jìn)位加法器的多種性能。再根據(jù)電路圖制作出版圖，并進(jìn)行了一致性檢測(cè)。本文內(nèi)容安排：第一章：概述加法器研究背景及意義。 第二章：簡(jiǎn)樸簡(jiǎn)介了幾種常見(jiàn)的加法器以及它們的工作原理，通過(guò)對(duì)比得出不一樣加法器各自的優(yōu)缺陷。其中詳細(xì)論述了超前進(jìn)位加法器的構(gòu)成構(gòu)造、構(gòu)造參數(shù)以及其工作原理。第三章：設(shè)計(jì)一種2位二進(jìn)制超前進(jìn)位加法器電路，并進(jìn)行仿真。第四章：根據(jù)第三章設(shè)計(jì)的電路圖繪制出它的版圖。 最終對(duì)本文的設(shè)計(jì)做出結(jié)論。2.基本加法器2.1加法器數(shù)字電子計(jì)算機(jī)能進(jìn)行多種信息處理，其中最常用的是多種算數(shù)運(yùn)算。由于算數(shù)中的加、減、乘、除四則運(yùn)算，在數(shù)字電路中往往是將其轉(zhuǎn)化為加法運(yùn)算來(lái)實(shí)現(xiàn)的，因此加法運(yùn)算是運(yùn)算電路的關(guān)鍵。能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱(chēng)為加法器[2]。2.1.1半加器不考慮低位來(lái)的進(jìn)位，只對(duì)兩個(gè)一位二進(jìn)制數(shù)相加的運(yùn)算稱(chēng)為半加。實(shí)現(xiàn)半加運(yùn)算的電路叫做半加器（HalfAdder），簡(jiǎn)稱(chēng)HA。兩個(gè)一位二進(jìn)制數(shù)相加的真值表如表2.1所列，由表2.1可直接寫(xiě)出半加器的輸出邏輯函數(shù)體現(xiàn)式：QUOTES=XY（2.1-1）C=X·YQUOTE（2.1-2）表2.1半加法器真值表XYSC0011010101100001其中，S為X和Y相加的和，C為X和Y相加的進(jìn)位輸出，從公式可以看出半加器實(shí)質(zhì)上也就是邏輯電路中的異或門(mén)。圖2.1（a）是基于NAND2門(mén)設(shè)計(jì)的半加器，而圖2.1（b）是基于NOR的設(shè)計(jì)。這兩個(gè)設(shè)計(jì)電路相比較而言，NAND設(shè)計(jì)比較合適，由于它防止了串聯(lián)的PFET鏈，但這個(gè)差異并不是一種重要原因[3]。圖2.1（a）NAND2邏輯圖2.1（b）基于NOR的電路2.1.2全加器在實(shí)際作二進(jìn)制加法運(yùn)算時(shí)，一般來(lái)說(shuō)兩個(gè)加數(shù)都不會(huì)是一位，而是多位的。因而需要考慮從低位而來(lái)的進(jìn)位，相對(duì)于半加器而言，這種能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相稱(chēng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱(chēng)為全加器[4]，其真值表參見(jiàn)表2.2所列。表2.2一位全加器的真值表abccs闡明00001111001100110101010100010111011010010+0+0=000+0+1=010+1+0=010+1+1=101+0+0=011+0+1=101+1+0=101+1+1=11其中QUOTEai，biQUOTE為兩個(gè)一位的加數(shù)，ciQUOTE為來(lái)自低位的進(jìn)位，QUOTEsi為和，QUOTEci+1為向高位的進(jìn)位。根據(jù)真值表可以得出全加器的邏輯體現(xiàn)式：QUOTEci=ai·bi+ciQUOTEci+1=ai·bi+cisi=ai⊕bi⊕ciQUOTE假設(shè)ai，bi表達(dá)兩個(gè)加數(shù)，si表達(dá)和，ci表達(dá)來(lái)自低位的進(jìn)位，ci+1表達(dá)向高位的進(jìn)位。其邏輯符號(hào)如圖2.2(a)圖2.2（a）全加器符號(hào)及功能表圖2.2（b）全加器邏輯電路2.2串行進(jìn)位加法器一般地，將兩個(gè)n位的字相加產(chǎn)生一種n位的和及一種進(jìn)位輸出位Cn，后者可以作為另一種更高位加法器的進(jìn)位輸入，或者作為一種溢出標(biāo)志。圖2.3為它的一般符號(hào)。串行進(jìn)位加法器實(shí)際上是相加三個(gè)二進(jìn)制字。一種n位的串行進(jìn)位加法器規(guī)定n個(gè)全加器串聯(lián)起來(lái)，其中進(jìn)位輸出位ci+1用來(lái)作為下一列的進(jìn)位輸入。圖2.4為一種4位字的串行進(jìn)位加法器的情形圖2.3一種N位加法器串行進(jìn)位加法器的構(gòu)造易于連接相鄰的電路，正是由于這一特點(diǎn)，使這個(gè)設(shè)計(jì)的速度較慢。由于任何一種全加器只有當(dāng)它的輸入進(jìn)位有效時(shí)其輸出才有效，最左邊的電路是最終響應(yīng)的。只有在此時(shí)，全加器輸出字的成果才有效。對(duì)于這種方式，因高位運(yùn)算必須等到低位進(jìn)位來(lái)到后才能進(jìn)行。因此，它的延遲非?？捎^(guān)，這對(duì)速度規(guī)定比較高的器件顯然達(dá)不到規(guī)定。為此，需要對(duì)此電路進(jìn)行改善[5]。圖2.44位串行進(jìn)位加法器2.3進(jìn)位選擇加法器進(jìn)位選擇加法器又稱(chēng)為CSA加法器，其重要思想即將前一級(jí)的進(jìn)位先假定為或者0，之后分別計(jì)算出一種成果，然后再用前一級(jí)的進(jìn)位來(lái)選擇得到對(duì)應(yīng)的成果，這樣后級(jí)的計(jì)算就不用等待前一級(jí)的進(jìn)位，而是和前級(jí)的計(jì)算并行進(jìn)行，之后再做一種選擇，從而到達(dá)迅速運(yùn)算的目的，當(dāng)然所付出的代價(jià)是它要增長(zhǎng)加法器和MUX以及對(duì)應(yīng)的互聯(lián)線(xiàn)，犧牲一定的面積和功耗。假如速度比起所占面積來(lái)更為重要，那么這一設(shè)計(jì)就十分合適。進(jìn)位選擇加法器也可以采用多層構(gòu)成，但硬件成本會(huì)對(duì)應(yīng)增長(zhǎng)。從另一角度考察進(jìn)位選擇加法器，不難發(fā)現(xiàn)其工作原理的主線(xiàn)思緒是：對(duì)于局部同步計(jì)算出不一樣狀況下的成果，然后在更大的局部（以至于全局范圍）內(nèi)運(yùn)用各方面的信息的互相支配關(guān)系，因而可以只需要通過(guò)合適的選擇就可以迅速得到整個(gè)區(qū)間在兩種不一樣狀況下的計(jì)算成果。這種思想措施在高速算術(shù)運(yùn)算中得到了廣泛的應(yīng)用，如迭代式乘法器和除法器運(yùn)算中運(yùn)算成果從有符號(hào)數(shù)字記數(shù)法形式轉(zhuǎn)換成無(wú)符號(hào)數(shù)字記數(shù)法的傳遞中轉(zhuǎn)換算法以及通過(guò)選擇實(shí)現(xiàn)舍入等等。應(yīng)當(dāng)注意的是：在進(jìn)位選擇加法器中，用于選擇的信號(hào)扇出負(fù)載為x-y+l。由于加法器構(gòu)造過(guò)程中，每向后一級(jí)，加法器位寬都會(huì)拓寬其兩個(gè)子加法器位寬之和，因而這兩個(gè)選擇信號(hào)的扇出負(fù)載也會(huì)逐層提高，因而各個(gè)多路選擇器（MUX）的數(shù)據(jù)選用速度也會(huì)逐層減少。2.4進(jìn)位旁路加法器 進(jìn)位旁路加法器設(shè)計(jì)加速一種寬位加法器，它使進(jìn)位繞過(guò)整個(gè)加法器的一部分進(jìn)行傳播[6]。對(duì)4位加法器的情形，這一概念顯示在圖2.5（a）中。進(jìn)位輸入位表到達(dá)QUOTE，而加法器自身產(chǎn)生一種進(jìn)位輸出位QUOTE。進(jìn)位旁路電路包括兩個(gè)邏輯門(mén)。AND門(mén)接受進(jìn)圖2.5（a）進(jìn)位旁路邏輯圖2.5（b）一般形式位輸入位并且將它與這一組的傳播信號(hào)進(jìn)行比較，上式中運(yùn)用了各自的傳播信號(hào)值。AND門(mén)的輸出與QUOTECi+4進(jìn)行OR操作以產(chǎn)生這一級(jí)的輸出：QUOTECarry=Ci+4+P[i,i+3]·Ci如圖2.5所示,P[i,i+3]表達(dá)i至i+3這一組的塊傳播信號(hào)。假如P[i,i+3]=0，那么這一組的進(jìn)位輸出由Ci+4的值來(lái)決定。假如當(dāng)進(jìn)位輸入位Ci=1時(shí)，P[i,i+3]=1，那么這一組的進(jìn)位輸入就自動(dòng)的送入加法器的下一組?！斑M(jìn)位旁路”的名字來(lái)自如下的事實(shí)，即假如條件一種進(jìn)位旁路塊的尺寸k會(huì)影響這一設(shè)計(jì)的整體速度。已經(jīng)證明，使一種n位加法器延時(shí)最小的最優(yōu)旁路的尺寸可以估計(jì)為：k=n2QUOTE（2.4-2）進(jìn)位旁路電路還可以嵌套以構(gòu)成多層次的電路。2.5進(jìn)位保留加法器進(jìn)位保留加法器所基于的概念是一種全加器實(shí)際上有三個(gè)輸入而產(chǎn)生兩個(gè)輸出如圖2.6所示。雖然我們一般把第三個(gè)輸入與進(jìn)位輸入聯(lián)絡(luò)起來(lái)，但它同樣也能作為一圖2.6進(jìn)位保留加法器符號(hào)個(gè)“一般”值[7]。我們可用n個(gè)單獨(dú)的加法器來(lái)構(gòu)成一種n位的進(jìn)位保留加法器，如圖2.7所示?！斑M(jìn)位保留”這個(gè)名字來(lái)自如下事實(shí)，即先保留進(jìn)位輸出字而不是立即用它來(lái)計(jì)算最終的和。圖2.7構(gòu)成一種n位的進(jìn)位保留加法器進(jìn)位保留加法器在需要相加兩個(gè)以上的數(shù)時(shí)非常有用。由于這一設(shè)計(jì)自動(dòng)防止了在進(jìn)位輸出位中的延時(shí)，因此一種進(jìn)位保留加法器鏈比起用原則加法器或者用時(shí)鐘控制的同步電路周期性的操作要快。2.6超前進(jìn)位加法器對(duì)于兩個(gè)多位數(shù)相加的狀況，每一位都是帶進(jìn)位相加，這時(shí)，只要依次將低位的進(jìn)位輸出接到高位的進(jìn)位輸入，就可以構(gòu)成多位加法器。對(duì)于多位加法器而言，每一位的相加成果都必須等到低一位的進(jìn)位產(chǎn)生后來(lái)才能建立起來(lái)，那么這種加法器的缺陷也是顯而易見(jiàn)的[8]。就4位加法器算法而言，在最壞狀況下，做一次加法運(yùn)算需要通過(guò)4個(gè)全加器的傳播時(shí)間才能得到最終運(yùn)算成果。對(duì)串行進(jìn)位加法器研究可得，運(yùn)算的延遲重要是由于進(jìn)位的延遲引起的，為了提高運(yùn)算速度，必須盡量減小由于進(jìn)位信號(hào)逐層傳遞所花費(fèi)的時(shí)間。因此最佳能在相加運(yùn)算一開(kāi)始就得到高位的進(jìn)位輸入信號(hào)。根據(jù)上述原理，假如通過(guò)邏輯電路事先得出加到每一位全加器上的進(jìn)位輸入信號(hào)，而不是從最低位開(kāi)始逐位傳遞進(jìn)位信號(hào)，就可以有效地提高運(yùn)算速度，節(jié)省運(yùn)算時(shí)間。把實(shí)現(xiàn)這種加法的器件叫做超前進(jìn)位加法器。超前進(jìn)位鏈可以有效減少進(jìn)位的延遲，它由進(jìn)位門(mén)產(chǎn)生進(jìn)位，各進(jìn)位彼此獨(dú)立，不依賴(lài)于進(jìn)位傳播。因此延遲非常小，速度非常高。既然進(jìn)位已經(jīng)處理，則加法器的值QUOTES=A⊕B⊕Ci也不存在問(wèn)題。（1）CLA的原理設(shè)一種n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來(lái)的進(jìn)位，ci+1(i=n-1，n-2，···，1sci+1令：gipi則：ci+1只要ai·bi=1，就會(huì)產(chǎn)生向i+1位的進(jìn)位，稱(chēng)g為進(jìn)位產(chǎn)生函數(shù)；同樣，只要ai⊕bici+1伴隨位數(shù)的增長(zhǎng)式(2.6-6)會(huì)加長(zhǎng)，但總保持三個(gè)邏輯級(jí)的深度，因此形成進(jìn)位的延遲是與位數(shù)無(wú)關(guān)的常數(shù)。一旦進(jìn)位(c1~cn-1)算出后來(lái)，和也就可由式(2.6-1)得出。使用上述公式來(lái)并行產(chǎn)生所有進(jìn)位的加法器就是超前進(jìn)位加法器。產(chǎn)生gi和pi需要一級(jí)門(mén)延遲，ci（2）CLA的構(gòu)成直接使用式（2.6-6）形成的電路是不規(guī)則的，并且需要長(zhǎng)線(xiàn)驅(qū)動(dòng)，需要大驅(qū)動(dòng)信號(hào)和大扇入門(mén)。當(dāng)位數(shù)較多時(shí)，這種實(shí)現(xiàn)方式不太現(xiàn)實(shí)。我們可以改善超前進(jìn)位電路，使其具有規(guī)則性。改善后的CLA由加法器單元、進(jìn)位輔助電路和超前進(jìn)位單元（LAC）3種單元電路構(gòu)成。其中加法器單元和進(jìn)位輔助電路一起構(gòu)成完整的底層CLA模塊。底層CLA模塊可直接級(jí)聯(lián)成底層CLA[10]。當(dāng)級(jí)聯(lián)數(shù)較大，底層CLA模塊間進(jìn)位延遲時(shí)間太長(zhǎng)，可以將l2個(gè)底層CLA模塊與組位數(shù)為l2的超前進(jìn)位單元LAC一起構(gòu)成二層CLA模塊。由LAC給底層模塊提供進(jìn)位輸入，提高進(jìn)位速度。二層CLA模塊亦可直接級(jí)聯(lián)成二層CLA，如圖2.8所示。同理，可構(gòu)成m層CLA模塊和m層模塊級(jí)聯(lián)CLA。圖2.8CLA構(gòu)造（3）CLA底層模塊對(duì)于n位加法器，假設(shè)n=2k，其中k為整數(shù)。選擇一種位的位置i，設(shè)它是4的倍數(shù)對(duì)從i至i+3位構(gòu)成一種4位的CLA電路。它用“產(chǎn)生”和“傳播”位來(lái)產(chǎn)生一般的進(jìn)位輸出位ci+1，ci+2，和ci+3，但同步也計(jì)算出塊產(chǎn)生信號(hào)G和塊傳播信號(hào)P它們代表了i至i+3這一組的整體特性并且可以送到加法器的更高位部分。塊產(chǎn)生信號(hào)G=gii+3+pi+3gi+2+p塊傳播信號(hào)P的邏輯體現(xiàn)式為：p=pii+3=pi+3pi+2pi+1圖2.9底層4位超前進(jìn)位加法器模塊根據(jù)式（2.6-1），（2.6-3），（2.6-4），（2.6-5），(2.6-7)，和（2.6-8）可得CLA底層模塊（l1=4，k1=0）電路圖，如圖2.9所示。（4）超前進(jìn)位單元LAC（LookAheadCarry）以12=4，k2=0的LAC單元為例，由（2.6-5），（2.6-7），（2.6-8）式可得：圖2.1016位LAC邏輯圖QUOTEc0=g03+p03cQUOTEc8=g47+p4QUOTEc12=g811+p8g015=g1215+p1215p015=p1215p811p由式（2.6-10），（2.6-12）和（2.6-13）可得超前進(jìn)位單元LAC的邏輯電路圖，見(jiàn)圖2.10LAC與底層模塊相比，無(wú)加法器單元而與進(jìn)位輔助單元邏輯上基本相似。本章小結(jié)本章內(nèi)容重要簡(jiǎn)介了幾種基本的加法器以及它們的工作原理，并深入通過(guò)比較得出了它們各自的優(yōu)缺陷，串行進(jìn)位加法器的運(yùn)算速度較慢，而選擇進(jìn)位加法器、進(jìn)位旁路加法器和進(jìn)位保留加法器它們雖然在運(yùn)算速度上有所提高，可是它們卻增長(zhǎng)了面積，從而功耗升高。超前進(jìn)位加法器（CLA）設(shè)計(jì)用來(lái)克服由于進(jìn)位影響引起的時(shí)間滯后。詳細(xì)的簡(jiǎn)介了超前進(jìn)位加法器的構(gòu)成、構(gòu)造和原理。超前進(jìn)位加法器是由加法器單元、進(jìn)位輔助電路和超前進(jìn)位單元（LAC）3種單元電路構(gòu)成，其中加法器單元和進(jìn)位輔助電路一起構(gòu)成完整的底層CLA模塊，而超前進(jìn)位單元級(jí)聯(lián)可構(gòu)成二層LAC模塊。因此我們?cè)谶x擇加法器的時(shí)候，可以根據(jù)我們的詳細(xì)需要去選擇相適應(yīng)的加法器。3.超前進(jìn)位加法器設(shè)計(jì)及仿真3.1超前進(jìn)位加法器電路仿真試驗(yàn)環(huán)境本文采用數(shù)字設(shè)計(jì)措施進(jìn)行加法器電路設(shè)計(jì)，仿真的軟件平臺(tái)采用TannerResearch企業(yè)的tannertoolsProEDA工具，基于T-spice仿真器，W-Edit波形觀(guān)測(cè)器查看波形，進(jìn)行了超前進(jìn)位加法器的仿真，驗(yàn)證超前進(jìn)位加法器的多種性能。TannerProEDA[11]工具是由TannerResearch企業(yè)開(kāi)發(fā)的系列集成電路設(shè)計(jì)軟件，包括前端設(shè)計(jì)工具（FrontEndTools）、物理版圖設(shè)計(jì)工具（PhysicalLayoutTools）和驗(yàn)證工具（VerificationTools）等。前端設(shè)計(jì)工具包括：電路設(shè)計(jì)工具（S-Edit）、仿真驗(yàn)證工具（T-Spice）、波形分析工具（W-Edit）；物理版圖設(shè)計(jì)工具包括：L-Edit版圖編輯器（L-EditLayoutEditor）、L-Edit交互式DRC驗(yàn)證工具（L-EditInteractive-DRC）、電路驅(qū)動(dòng)版圖工具（SchematicDrivenLayout）、L-Edit原則單元布局布線(xiàn)工具（L-EditStandardPlaceandRoute）和器件自動(dòng)生成工具（DeviceGenerators）；驗(yàn)證工具包括：設(shè)計(jì)規(guī)則驗(yàn)證工具（L-EditStandardDRC）、版圖與電路圖一致性檢查工具（L-EditLVS）、提取工具（L-EditSpiceNetlistExtraction）、節(jié)點(diǎn)高亮工具（L-EditNodeHighlighting）等。用整套Tanner軟件設(shè)計(jì)集成電路的流程[12]如圖所示：圖3.1用Tanner軟件設(shè)計(jì)集成電路的流程與其他集成電路設(shè)計(jì)軟件相比，TannerEDA工具最大的有點(diǎn)就是它是在Windows平臺(tái)上面開(kāi)發(fā)的集成電路設(shè)計(jì)軟件，輕易操作，使工程師和初學(xué)者可以很輕易學(xué)習(xí)和設(shè)計(jì)集成電路，并且它的價(jià)格低廉，適應(yīng)中小型集成電路設(shè)計(jì)企業(yè)使用，尤其是其中的L-Edit版圖編輯器，在國(guó)內(nèi)應(yīng)用范圍廣泛，具有著名度。3.2超前進(jìn)位加法器電路仿真電路圖及仿真成果本文采用先部分后整體的原則，依次畫(huà)出2位超前進(jìn)位加法器的各個(gè)小單元器件，如反相器、與或門(mén)及異或門(mén)，當(dāng)每個(gè)小單元器件都繪制完畢后，再進(jìn)行2位超前進(jìn)位加法器的拼接。首先簡(jiǎn)介各個(gè)小單元晶體管級(jí)電路設(shè)計(jì)與仿真。（1）反相器的晶體管電路及仿真。1）打開(kāi)S-Edit程序：執(zhí)行…\tanner\S-Edit目錄下的sedit.exe文獻(xiàn)。2）選擇File→SaveAs命令打開(kāi)“另存為”對(duì)話(huà)框，在“文獻(xiàn)名”文本框中輸入新文獻(xiàn)名反相器。3）環(huán)境設(shè)置：S-Edit默認(rèn)的工作環(huán)境是黑底白線(xiàn)，本文修改為白底黑線(xiàn)。再選用Setup→Colors命令，打開(kāi)Color將各顏色設(shè)置成圖3.2所示的狀態(tài)。圖3.2S-Edit工作環(huán)境的設(shè)置4）瀏覽組件庫(kù)：選擇Module→SymbolBrowser命令，打開(kāi)SymbolBrowser對(duì)話(huà)框，單擊AddLibrary按鈕，在…\Tanner\S-Edit\library目錄下引入scmos.sdb，spice.sdb，pages.sdb與element.sdb這幾組件庫(kù)中的模塊。5）從組件庫(kù)引用模塊：從元件庫(kù)中選擇NMOS、PMOS、Vdd和GND這4個(gè)模塊到反相器文獻(xiàn)。6）編輯反相器：將各元件位置移成圖3.3所示：圖3.3各元件位置7）加入聯(lián)機(jī)、輸入端口和輸出端口：將圖3.3中4個(gè)對(duì)象用聯(lián)機(jī)接鈕完畢個(gè)端點(diǎn)的信號(hào)連接。選擇輸入端口按鈕，再到工作區(qū)用鼠標(biāo)選擇要連接的端點(diǎn)，打開(kāi)EditSelectedPort對(duì)話(huà)框，在Name文本框輸入A，單擊OK按鈕。同輸入端口同樣再加入輸出端口B如圖3.4（a）。8）輸出成Spice文獻(xiàn)：選擇File→Export命令輸入，程序會(huì)自動(dòng)輸出成Spice文獻(xiàn)并打開(kāi)T-Spice與轉(zhuǎn)出文獻(xiàn)，如圖3.4（c）。9）加載包括文獻(xiàn)：選擇Edit→InsertCommand命令，在出現(xiàn)的對(duì)話(huà)框中的列表框選擇File選項(xiàng)并選擇Include選項(xiàng)，單擊Browse按鈕在出現(xiàn)的對(duì)話(huà)框中選擇“…\tanner\TSpice70\models\ml2_20.md”，再單擊InsertCommand按鈕，如圖3.4（c）。10）設(shè)定參數(shù)值：選擇Edit→InsertCommand命令，在出現(xiàn)的對(duì)話(huà)框中的列表框選擇Settings選項(xiàng)并選擇Parameters選項(xiàng)，在Parametername文本框中輸入“1”，在Parametervalue文本框中輸入“0.5u”。再單擊InsertCommand按鈕，如圖3.4（c）。11）Vdd電壓值的設(shè)定：選擇Edit→InsertCommand命令，在出現(xiàn)的對(duì)話(huà)框中的列表框選擇VoltageSource選項(xiàng)并選擇Constant選項(xiàng)，在對(duì)話(huà)框的VoltageSourcename文本框中輸入“vvdd”，在Positiveterminal文本框中輸入“Vdd”，在Negativeterminal文本框中輸入“GND”，在DCValue文本框中輸入“5”，再單擊InsertCommand按鈕，如圖3.4（c）。12）設(shè)定A的輸入信號(hào)：選擇Edit→InsertCommand命令，在出現(xiàn)的對(duì)話(huà)框中的列表框選擇VoltageSource選項(xiàng)并選擇Bit選項(xiàng)，在對(duì)話(huà)框的VoltageSourcename文本框中輸入“va”，在Positiveterminal文本框中輸入“A”，在Negativeterminal文本框中輸入“GND”，在Bitstream文本框中輸入“01010101”，在ONvalue文本框中輸入“5”，在OFFvalue文本框中輸入“0”，在Lowtime文本框中輸入“30n”在Hightime文本框中輸入“30n”，再單擊InsertCommand按鈕，如圖3.4（c）。13)分析設(shè)定：選擇Edit→InsertCommand命令，在出現(xiàn)的對(duì)話(huà)框中的列表框選擇Analysis選項(xiàng)并選擇Transient選項(xiàng)，在Maximumtime文本框輸入“1n”，在Simulation文本框輸入“400n”，在Methods選項(xiàng)組中選擇StandardBDF單項(xiàng)選擇按鈕，再單擊InsertCommand按鈕，如圖3.4（c）。14）輸出設(shè)定：選擇Edit→InsertCommand命令，在出現(xiàn)的對(duì)話(huà)框中的列表框選擇Output選項(xiàng)并選擇Transientresults選項(xiàng),在Plottype下拉列表中選擇Voltage選項(xiàng)，在Nodename文本框中輸入節(jié)點(diǎn)名稱(chēng)“A”，單擊Add按鈕，再回到Nodename文本框中輸入節(jié)點(diǎn)名稱(chēng)“B”，再單擊InsertCommand按鈕，如圖3.4（c）。15）進(jìn)行仿真、觀(guān)測(cè)成果：選擇Simulate→StartSimulation命令，打開(kāi)RunSimulation對(duì)話(huà)框，單擊StartSimulation按鈕出現(xiàn)仿真成果并自動(dòng)打開(kāi)W-Editor窗口觀(guān)測(cè)仿真波形，如圖3.4（b）。圖3.4（a）反相器晶體管電路圖3.4（b）反相器仿真成果圖3.4（c）反相器的T-spice參數(shù)設(shè)置通過(guò)對(duì)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.1：表3.1反相器的仿真分析表TIMEAB0-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns01010101011010101010300-330ns360-390ns390-400ns010101由表3.1可得，當(dāng)A為0時(shí)，反相器的輸出端B=0，當(dāng)A為1時(shí)，反相器的輸出端B=1，滿(mǎn)足反相器的設(shè)計(jì)規(guī)定。反相器晶體管電路的操作環(huán)節(jié)基本相似，如下與或門(mén)、異或門(mén)和2位超前進(jìn)位加法器的詳細(xì)操作環(huán)節(jié)本文在此不在做詳細(xì)闡明。（2）異或門(mén)的邏輯及晶體管電路、仿真。圖3.5（a）異或門(mén)邏輯圖3.5（b）異或門(mén)晶體管電路圖3.6異或門(mén)的T-spice參數(shù)設(shè)置圖3.7異或門(mén)的仿真成果通過(guò)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.2：表3.2異或門(mén)的仿真分析表TIMEABS0-60ns60-90ns90-120ns120-150ns150-180ns180-240ns240-300ns300-330ns330-360ns360-390ns011001110011011001111110001110由表3.2可得，當(dāng)A，B同步為1時(shí)，異或門(mén)的輸出端S=0，當(dāng)A，B一種為1、另一種為0時(shí)，異或門(mén)的輸出端S=1，滿(mǎn)足異或門(mén)的設(shè)計(jì)規(guī)定。（3）與或門(mén)的邏輯及晶體管電路、仿真。圖3.8（a）與或門(mén)邏輯圖3.8（b）與或門(mén)晶體管電路圖3.8（c）與或門(mén)的T-spice參數(shù)設(shè)置圖3.8（d）與或門(mén)的仿真成果通過(guò)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.3：表3.3與或門(mén)的仿真分析表TIMEABCDQ0-30ns30-60ns010001110160-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-360ns360-390ns1001111001011010001011110100011110011110010101000101010由表3.3可知，當(dāng)A和B有一種0，C和D有一種0時(shí)，與或門(mén)的輸出端Q=0，當(dāng)A和B同步是1或C和D同步為1時(shí)，與或門(mén)的輸出端Q=1，滿(mǎn)足與或門(mén)的設(shè)計(jì)規(guī)定。（4）2位超前進(jìn)位加法器的邏輯和晶體管電路、仿真。 本論文的2位超前進(jìn)位加法器由異或門(mén)、與或門(mén)、與門(mén)構(gòu)成。如圖3.9（a）：圖3.9（a）2位超前進(jìn)位加法器的邏輯圖3.9（b）2位超前進(jìn)位加法器的晶體管電路圖3.102位超前進(jìn)位加法器的T-spice的參數(shù)設(shè)置圖3.112位超前進(jìn)位加法器的門(mén)級(jí)仿真成果（1）圖3.122位超前進(jìn)位加法器的門(mén)級(jí)仿真成果（2）通過(guò)對(duì)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表3.4：表3.42位超前進(jìn)位加法器的門(mén)級(jí)仿真分析表TIMEA0B0C0A1B1S0S1C10-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-360ns360-390ns01100110100011111100010111100100110101110110011010001111110001011010001101110101001110011010001101110101 由表3.4可知，所設(shè)計(jì)的2位超前進(jìn)位加法器滿(mǎn)足設(shè)想的設(shè)計(jì)規(guī)定。本章小結(jié)本章重要論述了仿真的試驗(yàn)環(huán)境、簡(jiǎn)介了Tannerpro軟件的基本概念及操作環(huán)節(jié)，并對(duì)構(gòu)成2位超前進(jìn)位加法器的各個(gè)單元邏輯及晶體管電路進(jìn)行設(shè)計(jì)繪制，同步對(duì)這些電路進(jìn)行T-spice波形仿真。最終將這些單元組合成完整的2位超前進(jìn)位加法器，進(jìn)行仿真。4.基于2umCMOS超前進(jìn)位加法器版圖設(shè)計(jì)版圖（Layout）是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包括了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是集成電路制造廠(chǎng)家根據(jù)自己的工藝特點(diǎn)而制定的。不一樣的工藝，有不一樣的設(shè)計(jì)規(guī)則。版圖在設(shè)計(jì)的過(guò)程中要進(jìn)行定期的檢查，防止錯(cuò)誤的積累而導(dǎo)致難以修改。版圖設(shè)計(jì)流程[13]：圖4.1版圖設(shè)計(jì)流程1）系統(tǒng)規(guī)范化闡明（SystemSpecification）包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期、設(shè)計(jì)費(fèi)用等等。2）功能設(shè)計(jì)（FunctionDesign）將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)出來(lái)。一般是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖。3）邏輯設(shè)計(jì)（LogicDesign）這一步是將系統(tǒng)功能構(gòu)造化。一般以文本、原理圖、邏輯圖表達(dá)設(shè)計(jì)成果，有時(shí)也采用布爾體現(xiàn)式來(lái)表達(dá)設(shè)計(jì)成果。4）電路設(shè)計(jì)（CircuitDesign）電路設(shè)計(jì)是將邏輯設(shè)計(jì)體現(xiàn)式轉(zhuǎn)換成電路實(shí)現(xiàn)。5）物理設(shè)計(jì)（PhysicalDesignorLayoutDesign）物理設(shè)計(jì)或稱(chēng)版圖設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步。它要將電路設(shè)計(jì)中的每一種元器件包括晶體管、電阻、電容、電感等以及它們之間的連線(xiàn)轉(zhuǎn)換成集成電路制造所需要的版圖信息。6）設(shè)計(jì)驗(yàn)證（DesignVerification）在版圖設(shè)計(jì)完畢后來(lái)，非常重要的一步工作是版圖驗(yàn)證。重要包括：設(shè)計(jì)規(guī)則檢查（DRC）、版圖的電路提?。∟E）、電學(xué)規(guī)檢查（ERC）和寄生參數(shù)提?。≒E）4.1版圖設(shè)計(jì)規(guī)則用特定工藝制造電路的物理掩膜版圖都必須遵照一系列幾何圖形排列的規(guī)則，這些規(guī)則稱(chēng)為版圖設(shè)計(jì)規(guī)則。設(shè)計(jì)規(guī)則是以晶圓廠(chǎng)實(shí)際制造過(guò)程為基準(zhǔn)，通過(guò)實(shí)際驗(yàn)證過(guò)的一整套參數(shù)，是進(jìn)行版圖設(shè)計(jì)必須遵守的規(guī)則，版圖設(shè)計(jì)與否符合設(shè)計(jì)規(guī)則是流片與否成功的一種關(guān)鍵。設(shè)計(jì)規(guī)則包括幾何規(guī)則、電學(xué)規(guī)則以及走線(xiàn)規(guī)則。設(shè)計(jì)規(guī)則可分類(lèi)為：1）拓?fù)湓O(shè)計(jì)規(guī)則（絕對(duì)值）：最小寬度、最小間距、最短露頭、離周?chē)疃叹嚯x）；2）λ設(shè)計(jì)規(guī)則（相對(duì)值）：最小寬度w=mλ、最小間距s=nλ、最短露頭t=lλ、離周?chē)疃叹嚯xd=hλ（λ由IC制造廠(chǎng)提供，與詳細(xì)的工藝類(lèi)型有關(guān)，m、n、l、h為比例因子，與圖形類(lèi)形有關(guān)）；3）寬度規(guī)則（widthrule）：寬度指封閉幾何圖形的內(nèi)邊之間的距離。在運(yùn)用DRC(設(shè)計(jì)規(guī)則檢查)對(duì)版圖進(jìn)行幾何規(guī)則檢查時(shí)，對(duì)于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計(jì)算機(jī)將給出錯(cuò)誤提醒。圖4.1最小寬度、最大寬度4）間距規(guī)則（Separationrule）：間距指各幾何圖形外邊界之間的距離。圖4.2（a）同一工藝層的間距(spacing)圖4.2（b）不一樣工藝層的間距(separation)5）交疊規(guī)則（Overlaprule）交疊有兩種形式：<1>一種幾何圖形內(nèi)邊界到另一種圖形的內(nèi)邊界長(zhǎng)度（intersect）<2>一種幾何圖形外邊界到另一種圖形的內(nèi)邊界長(zhǎng)度（enclosure）圖4.3（a）Intersect圖4.3（a）enclosure制定設(shè)計(jì)規(guī)則的重要目的是為了在制造時(shí)能用最小的硅片面積到達(dá)較高的成品率和電路可靠性。（1）本論文設(shè)計(jì)使用的設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則隨工藝的不一樣而變化。由于L-Edit的編輯環(huán)境預(yù)設(shè)在P型基板上，因此本次版圖設(shè)計(jì)采用N阱工藝。設(shè)計(jì)規(guī)則采用MOSIS規(guī)則。MOSIS版圖設(shè)計(jì)規(guī)則屬于準(zhǔn)則，是由美國(guó)MOSIS集團(tuán)制定的。此規(guī)則中λ值定為λ=2um。設(shè)計(jì)規(guī)則詳細(xì)內(nèi)容如下：圖4.4MOSIS版圖設(shè)計(jì)規(guī)則表4.1MOSIS版圖設(shè)計(jì)規(guī)則規(guī)則編號(hào)內(nèi)容規(guī)則最小尺寸晶體管R1R2寬度（W）長(zhǎng)度（L）42有源區(qū)R3R4有源區(qū)最小寬度有源區(qū)最小間隔33多晶硅規(guī)則R5R6R7R8R9多晶硅最小寬度多晶硅最小間隔有源區(qū)上多晶硅層最小柵極延伸多晶硅與有源區(qū)邊緣最小間隔（有源區(qū)外多晶硅）多晶硅與有源區(qū)邊緣最小間隔（有源區(qū)內(nèi)多晶硅）22213金屬規(guī)則R10R11金屬層最小寬度金屬層最小間隔33接觸孔規(guī)則R12R13R14R15R16R17R18R19R20R21R22多晶硅接觸孔尺寸多晶硅接觸孔最小間隔多晶硅接觸孔到多晶硅邊緣最小間隔多晶硅接觸孔到金屬邊緣最小間隔多晶硅接觸孔到有源區(qū)邊緣最小間隔有源區(qū)接觸孔尺寸同一有源區(qū)上接觸孔最小間隔有源區(qū)接觸孔到有源區(qū)邊緣最小間隔有源區(qū)接觸孔到金屬層邊緣最小間隔有源區(qū)接觸孔到多晶硅邊緣最小間隔不一樣有源區(qū)上接觸孔的最小間隔22113221136（2）版圖設(shè)計(jì)中的問(wèn)題：1）成本問(wèn)題版圖的成本包括：設(shè)計(jì)費(fèi)用、制造費(fèi)用及此過(guò)程中工程師的工資。2）設(shè)計(jì)對(duì)的性規(guī)定設(shè)計(jì)的對(duì)的性是IC設(shè)計(jì)中最基本的規(guī)定。IC設(shè)計(jì)一旦完畢并送交制造廠(chǎng)生產(chǎn)后，再發(fā)既有錯(cuò)誤，就需要重新制版、重新流片，這會(huì)導(dǎo)致巨大的損失。因此，要保證100％的設(shè)計(jì)對(duì)的性。3）設(shè)計(jì)過(guò)程集成化在復(fù)雜的系統(tǒng)設(shè)計(jì)中上層設(shè)計(jì)對(duì)下層設(shè)計(jì)的指導(dǎo)越來(lái)越重要。同步，由于對(duì)系統(tǒng)性能的規(guī)定，在上層設(shè)計(jì)時(shí)對(duì)下層信息（工藝、布局布線(xiàn)）的依賴(lài)性也越來(lái)越強(qiáng)。由于IC設(shè)計(jì)這一獨(dú)特的限制，就需要有功能更強(qiáng)、性能更好的EDA設(shè)計(jì)平臺(tái)將整個(gè)集成電路設(shè)計(jì)過(guò)程統(tǒng)一考慮，前后呼應(yīng)，從全局的觀(guān)點(diǎn)使系統(tǒng)設(shè)計(jì)到達(dá)最優(yōu)。目前，實(shí)際上計(jì)算機(jī)輔助設(shè)計(jì)軟件及工具幾乎滲透了版圖設(shè)計(jì)的各個(gè)環(huán)節(jié)中：工藝模擬、器件模擬、電路分析、邏輯驗(yàn)證、版圖驗(yàn)證及參數(shù)提取、布圖工具、綜合工具、封裝工具。4）版圖設(shè)計(jì)的可測(cè)試性問(wèn)題測(cè)試在版圖設(shè)計(jì)中是一種十分重要的課題。測(cè)試的意義在于檢查電路與否能按設(shè)計(jì)規(guī)定正常工作。伴隨版圖功能的日趨復(fù)雜，測(cè)試費(fèi)用所占的比例明顯增大，雖然芯片測(cè)試是在版圖生產(chǎn)過(guò)程當(dāng)中進(jìn)行的，不過(guò)為了減小測(cè)試所需要的資源，往往在電路設(shè)計(jì)階段就要考慮其可測(cè)試性的問(wèn)題，增強(qiáng)測(cè)試的簡(jiǎn)易性。詳細(xì)做法是在已經(jīng)有的邏輯設(shè)計(jì)基礎(chǔ)上添加某些專(zhuān)門(mén)用于測(cè)試的輔助電路。（3）運(yùn)用版圖編輯工具設(shè)計(jì)版圖的基本環(huán)節(jié)1）運(yùn)行版圖編輯工具，建立版圖文獻(xiàn)；2）在畫(huà)圖窗口內(nèi)根據(jù)幾何參數(shù)值調(diào)元器件和子單元的版圖；3）在不一樣的層內(nèi)進(jìn)行元器件和子單元之間的連接；4）調(diào)用DRC程序進(jìn)行設(shè)計(jì)規(guī)則檢查，修改錯(cuò)誤；5）調(diào)用電路提取程序提取版圖對(duì)應(yīng)的元件參數(shù)和電路拓?fù)洌?）與分析階段建立的電路圖文獻(xiàn)結(jié)合進(jìn)行版圖與電路圖對(duì)照分析，即LVS（Layout-vs-Schemetic）；7）存儲(chǔ)版圖文獻(xiàn)，供此后修改和重用。4.2CMOS的版圖繪制（1）CMOS電路中晶體管尺寸的估算1）反向器尺寸確實(shí)定由于NMOS管和PMOS管中載流子的遷移率不一樣（即uN=2uP）當(dāng)NMOS管和PMOS管的尺寸相等時(shí)，下降時(shí)間比上升時(shí)間短。而上升時(shí)間會(huì)與下降時(shí)間近似相等并使平均傳遞時(shí)間變短、電路速度變快時(shí)，則PMOS溝道的寬度是NMOS的二倍左右，不過(guò)電路布局面積、動(dòng)態(tài)功耗會(huì)因此增長(zhǎng)。圖4.5為晶體管最小尺寸的設(shè)計(jì)規(guī)則，下面就以最小尺寸的反相器為例，以模型來(lái)進(jìn)行簡(jiǎn)樸分析。假n管的遷移率為p管的4倍，因圖4.5晶體管最小尺寸的設(shè)計(jì)規(guī)則此要使得上升時(shí)間與下降時(shí)間相等，那么p管的溝道寬度要是n管的4倍。在理想狀況下考慮，n溝道與p溝道的電容參數(shù)是同樣且長(zhǎng)度也相似，因此負(fù)載電容大小與各柵極寬度成正比，其中包括了柵極電容與擴(kuò)散電容。此外，電阻性欲遷移率和長(zhǎng)寬有關(guān)，因此4倍寬的p管與單倍寬的n管有相似的電阻值R，而最小寬度的p管其電阻值為n管的4倍（4R）。最小尺寸的反相器的負(fù)載為兩個(gè)最小尺寸的MOS，負(fù)載電容為2C，因此兩個(gè)最小尺寸反相器串聯(lián)所需的延遲時(shí)間為（4.1）通過(guò)晶體管尺寸大小調(diào)整之后，p溝道的寬度為n溝道的4倍而長(zhǎng)度不變，因此其負(fù)載包括一種最小尺寸的MOS和一種4倍最小尺寸的MOS，因此負(fù)載電容為5C，通過(guò)調(diào)整之后的串接反相器所需的延遲時(shí)間為（4.2）由此可懂得要保證邏輯電平從低到高和從高到低的兩種變化速度相似，則上拉管的寬度必須是下拉管寬度的3到4倍。而對(duì)于異或門(mén)，在晶體管串聯(lián)的地方需要使用更寬的晶體管?；蚍情T(mén)的上拉管網(wǎng)絡(luò)由兩個(gè)P型晶體管串聯(lián)而成。因此P型晶體管必須是N型晶體管的3到4倍寬，這兩種管子的有效電阻才也許相等。再根據(jù)設(shè)計(jì)規(guī)則，這個(gè)單位晶體管的尺寸為：2）其他晶體管尺寸確實(shí)定確定了單位晶體管后來(lái)，其他的晶體管的尺寸都可以將單位晶體管按比例放大而得到。下面就來(lái)確定異或門(mén)中其他的晶體管尺寸。由于與非門(mén)電路中的各級(jí)門(mén)都不存在驅(qū)動(dòng)大負(fù)載的狀況，因此不需要考慮驅(qū)動(dòng)大負(fù)載的狀況下前一級(jí)門(mén)電路尺寸對(duì)次一級(jí)門(mén)時(shí)延的影響。因此對(duì)于第一級(jí)中的兩個(gè)反相器，其尺寸可以完全與最終一級(jí)反相器的尺寸相似，也就是下拉管的尺寸等于單位晶體管的尺寸，而上拉管的尺寸為，。對(duì)于各級(jí)異或門(mén)，由于上拉管網(wǎng)絡(luò)晶體管的寬度是下拉管網(wǎng)絡(luò)晶體管的兩倍，下拉管網(wǎng)絡(luò)晶體管與單位晶體管相似，因此最終確定異或門(mén)的上拉管網(wǎng)絡(luò)的PMOS寬度為，下拉管網(wǎng)絡(luò)的NMOS寬度為，長(zhǎng)度則均為。（2）反相器版圖的繪制反相器是最簡(jiǎn)樸的CMOS電路，它的版圖也相對(duì)簡(jiǎn)樸。由圖3.2（a）可以看出反相器是由PMOS、NMOS輸入和輸出構(gòu)成。而PMOS和NMOS的環(huán)節(jié)基本相似，以PMOS為例，其版圖各層的次序是：①N阱；②PSelect；③有源區(qū)；④多晶硅；⑤有源區(qū)接觸孔。NMOS沒(méi)有N阱，環(huán)節(jié)②中的PSelect換為NSelect，其他均相似。如下為PMOS版圖繪制的環(huán)節(jié)：1）繪制N阱，如圖4.2(a)；2）繪制PSelect，如圖4.2(b)；3）繪制有源區(qū)，如圖4.2(c)；3）繪制柵極多晶硅，如圖4.2(d)；4）繪制有源區(qū)接觸孔，如圖4.2(e)。（a）（b）（c）（d）（e）圖4.2PMOS的版圖設(shè)計(jì)環(huán)節(jié)這樣，PMOS的版圖就完畢了，如圖4.1(e)所示。NMOS版圖的基本設(shè)計(jì)環(huán)節(jié)與PMOS基本相似，在這里就不反復(fù)。PMOS和NMOS的版圖完畢后，將兩個(gè)MOS管的柵極用多晶硅導(dǎo)線(xiàn)相連接；之后再加上電源線(xiàn)Vdd與Gnd，使用金屬1層。本論文電源線(xiàn)Vdd與Gnd是上下分布在版圖兩側(cè)的。此外，由于PMOS基板和NMOS基板也需要連接電源，因此還分別需要在PMOS的N阱和NMOS的P型基板上繪制歐姆節(jié)點(diǎn)，以PMOS為例，其環(huán)節(jié)為先在N阱上繪制NSelect層，再繪制一種有源區(qū)，然后繪制有源區(qū)接觸孔來(lái)連接Vdd和P型基板。NMOS的節(jié)點(diǎn)繪制的環(huán)節(jié)與PMOS的節(jié)點(diǎn)繪制環(huán)節(jié)基本相似，只是直接在P型基板上繪制PSelect。圖4.3（a）、（b）分別為NMOS上P型基板的歐姆節(jié)點(diǎn)和PMOS上P型基板的歐姆節(jié)點(diǎn)。（a）(b)圖4.3歐姆節(jié)點(diǎn)每個(gè)電路均有自己的輸入，因此反相器也需要繪制一種輸入節(jié)點(diǎn)。其環(huán)節(jié)是先繪制一種多晶硅接觸孔以連接兩個(gè)MOS柵極引出的多晶硅導(dǎo)線(xiàn)與金屬；然后繪制多晶硅層以連接多晶硅導(dǎo)線(xiàn)；之后繪制金屬1層連接多晶硅層；再繪制Via與金屬2以連接金屬1；最終繪制作為輸入的金屬2導(dǎo)線(xiàn)。繪制出的整個(gè)輸入節(jié)點(diǎn)組件如圖4.4。圖4.4輸入節(jié)點(diǎn)組件用這樣的措施最終繪制出的反相器的版圖就如圖4.5所示。圖中，按照設(shè)計(jì)規(guī)則，途中的尺寸都為最小尺寸。其中電源線(xiàn)寬度為5；P型擴(kuò)散區(qū)寬度為12，長(zhǎng)度為26；N型擴(kuò)散區(qū)寬度為8，長(zhǎng)度24；PMOS有源區(qū)寬8，長(zhǎng)22；NMOS有源區(qū)寬4，長(zhǎng)22。有源區(qū)寬度也就是晶體管的寬度。圖4.5整個(gè)CMOS反相器的版圖整個(gè)反相器版圖的繪制到這里就完畢了。下一步將進(jìn)行DRC檢查，以檢查版圖在繪制時(shí)與否有同設(shè)計(jì)規(guī)則不符的地方。圖4.6為DRC檢查成果。圖4.6反相器的DRC檢查成果（3）異或門(mén)版圖的繪制與制作反相器的版圖繪制的操作環(huán)節(jié)基本相似，本文在此不在做詳細(xì)闡明。由圖3.5（b）異或門(mén)晶體管電路可繪制出異或門(mén)的版圖，如圖4.7（a）（b）異或門(mén)版圖及DRC檢查成果。圖4.7(b)異或門(mén)晶體管電路版圖圖4.7（c）異或門(mén)的DRC檢查成果（4）與或門(mén)版圖的繪制與制作反相器的版圖繪制的操作環(huán)節(jié)基本相似，本文在此不在做詳細(xì)闡明。由圖3.6（b）與或門(mén)晶體管電路可再次繪制出與或門(mén)的版圖，如圖4.8（a）（b）與或門(mén)版圖及DRC檢查成果。圖4.8(a)與或門(mén)晶體管電路版圖圖4.8（b）反相器的DRC檢查成果（5）2位超前進(jìn)位加法器版圖的繪制依次將電路圖中的每個(gè)元器件用反相器、與或門(mén)和異或門(mén)的版圖進(jìn)行替代，可以得到2位超前進(jìn)位加法器的版圖設(shè)計(jì)，如圖4.9（a）所示。DRC檢查成果，如圖4.9（b）。圖4.9（a）2位超前進(jìn)位加法器的晶體管電路版圖圖4.9（b）2位超前進(jìn)位加法器DRC檢查成果（6）版圖的T-SPICE分析版圖設(shè)計(jì)完畢后，對(duì)其功能進(jìn)行仿真，運(yùn)用L-Edit軟件將版圖轉(zhuǎn)化為T(mén)-SPICE文獻(xiàn)，如圖4.10所示。圖4.10輸出SPICE文獻(xiàn)參數(shù)設(shè)計(jì)生成的SPC文獻(xiàn)如圖4.11所示圖4.112位超前進(jìn)位加法器版圖生成的SPC文獻(xiàn)與2位超前進(jìn)位加法器門(mén)級(jí)電路的仿真環(huán)節(jié)，對(duì)2位超前進(jìn)位加法器版圖設(shè)計(jì)生成的SPC文獻(xiàn)進(jìn)行設(shè)置，如圖4.11。然后進(jìn)行仿真，如圖4.12、圖4.13。圖4.122位超前進(jìn)位加法器版圖仿真成果（1）圖4.122位超前進(jìn)位加法器版圖仿真成果（2）通過(guò)對(duì)仿真波形圖輸入、輸出進(jìn)行分析，可以制得表4.2：表4.22為超前進(jìn)位加法器的版圖仿真分析表TIMEA0B0C0A1B1S0S1C10-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-360ns360-390ns0110011010001111110001011110010011010111011001101000111111000101101000110111010100111001101