多片F(xiàn)PGA原型的兩種分割方式介紹

多片F(xiàn)PGA原型的兩種分割方式介紹綜合工具的任務(wù)是將SoC設(shè)計(jì)映射到可用的FPGA資源中。自動(dòng)化程度越高，構(gòu)建基于FPGA的原型的過(guò)程就越容易、越快。SoC設(shè)計(jì)到FPGA原型設(shè)計(jì)的三個(gè)“定律”：法則1：SoC規(guī)模一般大于單個(gè)FPGA規(guī)模（SoC的規(guī)模一般比較大）法則2：SoC速率比FPGA速率更快（FPGA雖快但不及SoC快）法則3：SoC設(shè)計(jì)方法和FPGA設(shè)計(jì)方法是有些不一致的（需要移植）這些“定律”的會(huì)帶來(lái)如下挑戰(zhàn)：a)

設(shè)計(jì)可能需要分割到多片F(xiàn)PGA系統(tǒng)；b)

該設(shè)計(jì)可能無(wú)法以全SoC速度運(yùn)行；c)

為了使FPGA就緒，設(shè)計(jì)可能需要一些代碼的返工移植工作。誠(chéng)然，這些挑戰(zhàn)確實(shí)比較大，有時(shí)會(huì)被打破，例如，一些SoC設(shè)計(jì)確實(shí)只需要一個(gè)FPGA來(lái)原型，從而打破了第一條法律。然而，這三條定律很好地提醒了使用基于FPGA的原型時(shí)需要克服的主要問(wèn)題，以及為FPGA做好設(shè)計(jì)準(zhǔn)備所需的步驟。綜合方法

執(zhí)行原型設(shè)計(jì)的最重要原因之一是與其他驗(yàn)證方法（如Simulation）相比，實(shí)現(xiàn)盡可能高的性能；然而，綜合結(jié)果如果不夠完美會(huì)危及這一目標(biāo)。為了實(shí)現(xiàn)更快的運(yùn)行時(shí)間，一些合成工具允許使用快速通過(guò)的低工作量綜合，或者減少綜合目標(biāo)是很有吸引力的，正是為了這種權(quán)衡。然而，在某些設(shè)計(jì)塊中，為了滿足原型的總體性能目標(biāo)，必須獲得最佳的綜合結(jié)果。綜合工具有許多特性，通常對(duì)原型開(kāi)發(fā)人員有益。其中包括：快速綜合：一種操作模式，其中綜合工具忽略一些完全優(yōu)化的機(jī)會(huì)，以便更快地完成綜合。通過(guò)這種方式，以FPGA性能為代價(jià)，可以使運(yùn)行時(shí)間比正常速度快2到3倍。如果綜合運(yùn)行時(shí)間以小時(shí)為單位，那么這種快速模式將在原型項(xiàng)目期間節(jié)省許多天或數(shù)周的等待時(shí)間。快速合成運(yùn)行時(shí)在最初的分區(qū)和實(shí)現(xiàn)試驗(yàn)中也很有用，因?yàn)橹恍枰烙?jì)設(shè)計(jì)大小和粗略的性能。增量綜合：在這種操作模式中，設(shè)計(jì)被視為每個(gè)FPGA內(nèi)的塊或子樹(shù)。綜合工具維護(hù)每個(gè)子樹(shù)的歷史版本，并可以注意到新的RTL更改是否影響每個(gè)子樹(shù)。如果增量綜合識(shí)別出子樹(shù)沒(méi)有改變，那么它將避免重新綜合，而是使用該子樹(shù)的歷史版本，從而節(jié)省大量時(shí)間。增量綜合引擎的決策作為放置約束被前向注釋到后端布局布線工具，以便保持先前的邏輯映射和布局?？紤]使用增量綜合可以顯著減少?gòu)男⌒驮O(shè)計(jì)變更到FPGA板上最終實(shí)現(xiàn)設(shè)計(jì)的周轉(zhuǎn)時(shí)間。物理綜合：一種針對(duì)物理實(shí)現(xiàn)優(yōu)化綜合的功能，其中工具考慮了實(shí)際的路由延遲，并產(chǎn)生邏輯布局約束，供布局布線工具使用。該特征通常為設(shè)計(jì)產(chǎn)生更快和更準(zhǔn)確的定時(shí)閉合。這似乎與我們對(duì)上述快速綜合的考慮相矛盾，但通常情況下，原型中的一個(gè)特定FPGA難以達(dá)到全速，因此選擇性地使用物理綜合是一種使FPGA能夠更快地完成定時(shí)關(guān)閉的方式。盡管FPGA容量已根據(jù)摩爾定律增加，但SoC設(shè)計(jì)本身的尺寸和復(fù)雜性也有所增加，因此SoC設(shè)計(jì)通常仍大于當(dāng)今最大的FPGA設(shè)備。因此，原型設(shè)計(jì)的第一定律越來(lái)越在多數(shù)情況下顯得正確，那么FPGA原型設(shè)計(jì)者面臨的任務(wù)是將SoC設(shè)計(jì)劃分為多個(gè)更小的FPGA器件。RTL級(jí)別的分區(qū)

當(dāng)在綜合之前對(duì)設(shè)計(jì)進(jìn)行分區(qū)時(shí)，輸入格式是SoC設(shè)計(jì)的RTL。分割的任務(wù)是從總體設(shè)計(jì)樹(shù)中創(chuàng)建FPGA大小的子設(shè)計(jì)的過(guò)程，可以在一定程度上實(shí)現(xiàn)自動(dòng)化。下圖顯示了RTL分割工具流程中的步驟。

該流程通常是自上而下執(zhí)行的，這要求分區(qū)工具和它們運(yùn)行的工作站具有容納整個(gè)SoC設(shè)計(jì)的能力，其數(shù)據(jù)量可達(dá)千兆字節(jié)。因此，工具效率和運(yùn)行時(shí)間可能成為重要因素，需要考慮從RTL更改到新版本的設(shè)計(jì)分區(qū)并在原型板上運(yùn)行。最初，RTL分割方法要求在整個(gè)設(shè)計(jì)中進(jìn)行編譯和合成，這可能會(huì)導(dǎo)致運(yùn)行時(shí)間過(guò)長(zhǎng)，并需要大量的服務(wù)器資源。然而，在所有FPGA上并行執(zhí)行FPGA綜合，這需要分割工具對(duì)每個(gè)FPGA的最終結(jié)果進(jìn)行估計(jì)，以便推斷每個(gè)設(shè)備上IO的時(shí)序預(yù)算。好處是，通過(guò)并行運(yùn)行多個(gè)綜合工具，總運(yùn)行時(shí)間大大提高。每次RTL更改和bug修復(fù)的周轉(zhuǎn)時(shí)間都會(huì)相應(yīng)減少，特別是在使用增量綜合布局布線技術(shù)的情況下。這種流動(dòng)的缺點(diǎn)是它實(shí)際上是一種雙通道流動(dòng)。為了進(jìn)行正確的分割，需要了解每個(gè)RTL模塊所需的最終FPGA資源。如果可能的話，如果定時(shí)驅(qū)動(dòng)分區(qū)是我們的目標(biāo)，那么每個(gè)模塊邊界的時(shí)序知識(shí)也會(huì)很有用。這種對(duì)資源和時(shí)間的準(zhǔn)確了解只能來(lái)自綜合（或者最好來(lái)自地點(diǎn)和路線）。因此，在將結(jié)果反饋給分區(qū)器之前，我們需要提前跳過(guò)并預(yù)運(yùn)行綜合。為了估計(jì)資源和時(shí)間，綜合以快速通過(guò)自動(dòng)模式運(yùn)行。因此，盡管是兩程流程，但實(shí)際上預(yù)合成似乎是單程流程中的額外“估計(jì)”步驟。自頂向下的RTL分割功能最強(qiáng)大的情況是性能，特別是FPGA間性能至關(guān)重要。通過(guò)自上而下的工作和使用系統(tǒng)級(jí)約束，RTL分割允許同時(shí)在多個(gè)FPGA之間對(duì)時(shí)間進(jìn)行預(yù)算和約束。該合成還更能夠考慮板級(jí)延遲和引腳復(fù)用，以便在各自的流中正確地約束各個(gè)FPGA。綜合后網(wǎng)表級(jí)別分割

下圖顯示了單個(gè)模塊如何被合成并分別映射到FPGA元件中，從而產(chǎn)生大量的門(mén)級(jí)網(wǎng)表。網(wǎng)表被組合成一個(gè)層次結(jié)構(gòu)，然后重新分組為FPGA大小可以容納的規(guī)模。同時(shí)，為FPGA調(diào)整網(wǎng)表（例如，將門(mén)控時(shí)鐘更改為啟用），并為將在外部建模的模塊（例如，RAM）創(chuàng)建包裝器。網(wǎng)