pcb工程師面試問題

pcblayout工程師的面試試題？

l.PCBLayout流程、工藝要求與留意事項；

2.相關(guān)產(chǎn)品PCBLayout的安規(guī)規(guī)范和EMC要求；

3.標(biāo)準(zhǔn)且常用的零件封閉尺寸（如S0P-8）；

4.基本的電路學(xué)問；

5.PCB的制作流程（留意與Layout流程區(qū)分）等。

6.實際操作實力（重要

PCB工程師筆試題與答案

一.填空

LPCB上的互連線按類型可分為—微帶線—和帶狀線

2引起串?dāng)_的兩個因素是—容性耦合和一感性耦合

[hide]3.EMI的三要素：放射源傳導(dǎo)途徑敏感接收端

4.10Z銅的厚度是1.4MIL

5.信號在PCB（Er為4）帶狀線中的速度為:6inch/ns

6.PCB的表面處理方式有：噴錫，沉銀，沉金等

pcblayout工程師的工作是須要很好的耐性的，而且更須要細(xì)心。面試是

你整個求職過程中最重要的階段。成敗均確定于你面試時的表現(xiàn)。每個人

都能夠?qū)W會怎么精彩地面試，而且絕大多數(shù)的錯誤都可以預(yù)期并且避開，

下面這些將給你帶來勝利的契機。

細(xì)心準(zhǔn)備全部面試有可能須要的東西，比如文憑，身份證復(fù)印件，pcb

設(shè)計簡歷，相片等等，絕不能在這點上讓人感到你是一個不細(xì)致的人。

完整地填妥公司的表格-即使你已經(jīng)有簡歷。即使你帶了簡歷來，很

多公司都會要求你填一張表。你情愿并且有始有終地填完這張表，會傳達(dá)

出你做事正規(guī)、做事善始善終的信息。

面試前先自己預(yù)演一下，嘗試你會被問與的各種問題和答案，即使你

不能猜出全部你可能被問的問題，但思索它們的過程會讓你減輕驚慌而且

在面試時心里有底。用減輕驚慌的技巧來削減你的擔(dān)心，深呼吸以使自己

冷靜下來。公眾人物有很多舒緩壓力的方法會幫助你進行面試。在面試接

近時練習(xí)一下如何放松自己，譬如放慢語速，你越放松越會覺得舒適自然,

也會流露出更多的自信。

留心你自己的身體語言，盡量顯得精警、有活力、對主考人禮貌。用

眼神溝通，在不言之中，你會呈現(xiàn)出對對方的愛好。PADS把你遇到的每一

個人看成是面試中的重要人物，肯定要對每一個你接觸的人都落落大方，

不管他們是誰以與他們的職務(wù)是什么，每個人對你的看法對面試來說都可

能是重要的。

清晰雇主的須要，表現(xiàn)出自己對公司的價值，呈現(xiàn)你適應(yīng)環(huán)境的實力。

緊記每次面試的目的都是獲聘。你必需突出地表現(xiàn)出自己的性格和專業(yè)實

力以獲得聘請。面試尾聲時，要確保你知道下一步怎么辦，和雇主什么時

候會做決斷。

要確保你有適當(dāng)?shù)募寄埽滥愕膬?yōu)勢。你怎么用自己的學(xué)歷、閱歷、

受過的培訓(xùn)和薪酬和別人比較。談些你知道怎么做得特別精彩的事情，那

是你找下一份工作的關(guān)鍵。要讓人產(chǎn)生好感，富于熱忱。人們都喜愛聘請

簡單相處且為公司驕傲的人。要正規(guī)穩(wěn)重，也要表現(xiàn)你的精力和愛好。用

你所學(xué)的Allegro學(xué)問。

說明你的專長和愛好。對雇主最有利的事情之一就是你酷愛自己的業(yè)

務(wù)，面試之前要知道你最喜愛的工作是什么，它會給雇主帶來什么利益。

將你的特長轉(zhuǎn)換成有關(guān)工作業(yè)績和效益以與雇主須要的用語。假如你對自

己和工作有關(guān)的特長深信不疑的話，重點強調(diào)你能夠給對方帶來的好處，

在任何可能的狀況下，舉出關(guān)于對方須要的例子。將你全部的優(yōu)勢推銷出

去，營銷自己特別重要，包括你的技術(shù)資格，一般實力和性格優(yōu)點，雇主

只在乎兩點：你的資格憑證、你的個人性格。談一下你性格中的主動方面

并結(jié)合例子告知對方你在詳細(xì)工作中會怎么做。

展示你勤奮工作追求團體目標(biāo)的實力，大多數(shù)主考人都希望找一位有

創(chuàng)建力、性格良好，能夠融入到團體之中的人。你要必需通過強調(diào)自己給

對方帶來的好處來勸服對方你兩者皆優(yōu)。

知道怎么回答麻煩的問題，大部分的主要問題事前都可以預(yù)料到。但

是，總會有些讓你尷尬的問題以視察你在壓力下的表現(xiàn)。應(yīng)付這類問題的

最好狀況就是有備而戰(zhàn)，冷靜地整理好思路并盡量從容回答，甚至有時候

可以采納不干脆回答而是間接回答的策略。不要膽怯承認(rèn)錯誤，雇主希

望知道你犯過什么錯誤以與你有哪些不足。不要膽怯承認(rèn)錯誤，但要堅

持主動地強調(diào)你的特長，以與你如何將自己的不足變成優(yōu)勢。

用完整的句子和實質(zhì)性的內(nèi)容回答問題。緊記你的主考人都想推斷出

你能為公司帶來什么實質(zhì)性的東西，不要只用“是的”“不是”來回答問

題。清晰自己的交際用語，對大部分的雇主而言，交際的語言技巧特別有

價值，是受過良好教養(yǎng)和有競爭力的標(biāo)記。清晰你自己是如何交際的，并

且協(xié)作其他人一起聯(lián)系你從最好方向努力去呈現(xiàn)自己。

1、如何處理實際布線中的一些理論沖突的問題

問：在實際布線中，很多理論是相互沖突的;例如：1。處理多個模/

數(shù)地的接法：理論上是應(yīng)當(dāng)相互隔離的，但在實際的小型化、高密度布線

中，由于空間的局限或者肯定的隔離會導(dǎo)致小信號模擬地走線過長，很難

實現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個完整的

孤島，該功能模塊的模/數(shù)地都連接在這一個孤島上。再通過溝道讓孤島

和“大”地連接。不知這種做法是否正確?2。理論上晶振與CPU的連線應(yīng)

當(dāng)盡量短，由于結(jié)構(gòu)布局的緣由，晶振與CPU的連線比較長、比較細(xì)，因

此受到了干擾，工作不穩(wěn)定，這時如何從布線解決這個問題？諸如此類的

問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突,

很是頭痛，請問如何解決這些沖突？

答：1.基本上，將模/數(shù)地分割隔離是對的。要留意的是信號走

線盡量不要跨過有分割的地方(moat),還有不要讓電源和信號的回流

電流路徑(returningcurrentpath)變太大。

2.晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號，必需

滿足loopgain與phase的規(guī)范，而這模擬信號的振蕩規(guī)范很簡單受到

干擾，即使加groundguardtraces可能也無法完全隔離干擾。而且離

的太遠(yuǎn)，地平面上的噪聲也會影響正反饋振蕩電路。所以，肯定要將

晶振和芯片的距離進可能靠近。

3.的確高速布線與EMI的要求有很多沖突。但基本原則是因EMI所

加的電阻電容或ferritebead,不能造成信號的一些電氣特性不符合規(guī)

范。所以，最好先用支配走線和PCB疊層的技巧來解決或削減EMI的問

題，如高速信號走內(nèi)層。最終才用電阻電容或ferritebead的方

式，以降低對信號的損害。

2o在高速設(shè)計中，如何解決信號的完整性問題?差分布線方式是如何

實現(xiàn)的?對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？

答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有

信號源的架構(gòu)和輸出阻抗(outputimpedance),走線的特性阻抗，負(fù)載端

的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接

(termination)與調(diào)整走線的拓樸。差分對的布線有兩點要留意，一是兩

條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗確定)要

始終保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在

同一走線層(side-by-side),一為兩條線走在上下相鄰兩層

(over-under)□一般以前者side-by-side實現(xiàn)的方式較多。要用差分

布線肯定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸

出端的時鐘信號是無法運用差分布線的。

30關(guān)于高速差分信號布線

問：在pcb上靠近平行走高速差分信號線對的時候，在阻抗匹配的狀

況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認(rèn)為這樣會增

大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的

評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離

忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。

在用軟件計算時，差分線對也是以50歐姆來計算嗎?還是以100歐姆來算?

接收端差分線對之間可否加一匹配電阻？

答：會使高頻信號能量衰減的緣由一是導(dǎo)體本身的電阻特性

(conductorloss),包括集膚效應(yīng)(skineffect),另一是介電物質(zhì)的

dielectriclosso這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission

lineeffect)時，可看出他們對信號衰減的影響程度。差分線的耦合是

會影響各自的特性阻抗，變的較小，依據(jù)分壓原理(voltagedivider)

這會使信號源送到線上的電壓小一點。至于，因耦合而使信號衰減的理

論分析我并沒有看過，所以我無法評論。對差分對的布線方式應(yīng)當(dāng)要適

當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗

(differentialimpedance)的值，此值是設(shè)計差分對的重要參數(shù)。須要

平行也是因為要保持差分阻抗的一樣性。若兩線忽遠(yuǎn)忽近，差分阻抗就

會不一樣，就會影響信號完整性(signalintegrity)與時間延遲(timing

delay)o差分阻抗的計算是2(211-Z12),其中，Z11是走線本身的特

性阻抗，Z12是兩條差分線間因為耦合而產(chǎn)生的阻抗，與線距有關(guān)。所

以，要設(shè)計差分阻抗為100歐姆時，走線本身的特性阻抗肯定要稍大于

50歐姆。至于要大多少，可用仿真軟件算出來。

4。問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點連

接，加粗地線和電源線外，希望專家給一些好的看法和建議！

答：除了地要分開隔離外，也要留意模擬電路部分的電源，假如跟

數(shù)字電路共享電源，最好要加濾波線路。另外，數(shù)字信號和模擬信號

不要有交織，尤其不要跨過分割地的地方(moat)o

5。關(guān)于高速PCB設(shè)計中信號層空白區(qū)域敷銅接地問題

問：在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，那么多個信號

層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？

答：般在空白區(qū)域的敷銅絕大部分狀況是接地。只是在高速信號線

旁敷銅時要留意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特

性阻抗。也要留意不要影響到它層的特性阻抗，例如在dualstripline

的結(jié)構(gòu)時。

60高速信號線的匹配問題

問：在高速板(如p4的主板)layour,為什么要求高速信號線(如cpu

數(shù)據(jù)，地址信號線)要匹配？假如不匹配會帶來什么隱患？其匹配的長度

范圍(既信號線的時滯差)是由什么因素確定的，怎樣計算？

答：要求走線特性阻抗匹配的主要緣由是要避開高速傳輸線效應(yīng)

(transmissionlineeffect)所引起的反射(reflection)影響到信號完整

性(signalintegrity)和延遲時間(flighttime)o也就是說假如不匹配,

則信號會被反射影響其質(zhì)量。全部走線的長度范圍都是依據(jù)時序(timing)

的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。

P4要求某些信號線長度要在某個范圍就是依據(jù)該信號所用的傳輸模式

(commonclock或sourcesynchronous)下算得的timingmargin,安排一

部份給走線長度的允許誤差。至于，上述兩種模式時序的計算，限于

時間與篇幅不便利在此詳述，請到下列網(wǎng)址://developer.intel

/design/Pentium4/guides下載“IntelPentium4Processorinthe

423-pinPackage/Intel850ChipsetPlatformDesignGuide"。其中

“MethodologyforDeterminingTopologyandRoutingGuideline”章

節(jié)內(nèi)有詳述。

7O問：在高密度印制板上通過軟件自動產(chǎn)生測試點一般狀況下能

滿足大批量生產(chǎn)的測試要求嗎?添加測試點會不會影響高速信號的質(zhì)量？

答：一般軟件自動產(chǎn)生測試點是否滿足測試需求必需看對加測試點的

規(guī)范是否符合測試機具的要求。另外，假如走線太密且加測試點的規(guī)范比

較嚴(yán)，則有可能沒方法自動對每段線都加上測試點，當(dāng)然，須要手動補齊

所要測試的地方。至于會不會影響信號質(zhì)量就要看加測試點的方式和信號

究竟多快而定?；旧贤饧拥臏y試點(不用線上既有的穿孔(viaorDIPpin)

當(dāng)測試點)可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上

一個很小的電容在線上，后者則是多了一段分支。這兩個狀況都會對高速

信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣改變

率(edgerate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當(dāng)

然還要滿足測試機具的要求)分支越短越好。

8。如何選擇PCB板材?如何避開高速數(shù)據(jù)傳輸對四周模擬小信號的高

頻干擾,有沒有一些設(shè)計的基本思路？感謝

答：選擇PCB板材必需在滿足設(shè)計需求和可量產(chǎn)性與成本中間取得平

衡點。設(shè)計需求包含電氣和機構(gòu)這兩部分。通常在設(shè)計特別高速的PCB板

子(大于GHz的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4

材質(zhì)，在幾個GHz的頻率時的介質(zhì)損dielectricloss會對信號衰減有很

大的影響，可能就不合用。就電氣而言，要留意介電常數(shù)(dielectric

constant)和介質(zhì)損在所設(shè)計的頻率是否合用。避開高頻干擾的基本思路

是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？?/p>

用拉大高速信號和模擬信號之間的距離，或加groundguard/shunt

traces在模擬信號旁邊。還要留意數(shù)字地對模擬地的噪聲干擾。

9。眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清

晰omechanical,keepoutlayer,topoverlay,bottomoverlay,

toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldra

wing,multilayer這些層不知道它們的準(zhǔn)確含義。希望您指教。

答：在EDA軟件的特地術(shù)語中，有很多不是有相同定義的。以下就字

面上可能的意義來說明。

Mechnical:一般多指板型機械加工尺寸標(biāo)注層

Keepoutlayer:定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾

個限制可以獨立分開定義。Topoverlay:無法從字面得知其意義。多供

應(yīng)些訊息來進一步探討。

Bottomoverlay:無法從字面得知其意義。可多供應(yīng)些訊息來進一步

探討。

Toppaste:頂層須要露出銅皮上錫膏的部分。

Bottompaste:底層須要露出銅皮上錫膏的部分。

Topsolder:應(yīng)指頂層阻焊層，避開在制造過程中或?qū)硇蘩頃r可能

不當(dāng)心的短路Bottomsolder:應(yīng)指底層阻焊層。

Drillguide:可能是不同孔徑大小，對應(yīng)的符號，個數(shù)的一個表。

Drilldrawing:指孔位圖，各個不同的孔徑會有一個對應(yīng)的符號。

Multilayer:應(yīng)當(dāng)沒有單獨這一層，能指多層板，針對單面板和雙

面板而言。

10o一個系統(tǒng)往往分成若干個PCB,有電源、接口、主板等，各板之

間的地線往往各有互連，導(dǎo)致形成許很多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪

聲，不知這個問題如何解決？

答：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子

有電源或信號送到B板子，肯定會有等量的電流從地層流回到A板子(此

為Kirchoffcurrentlaw)o這地層上的電流會找阻抗最小的地方流回去。

所以，在各個不管是電源或信號相互連接的接口處，安排給地層的管腳數(shù)

不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析

整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來限制

電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，

降低對其它較敏感信號的影響。

llo(1)能否供應(yīng)一些閱歷數(shù)據(jù)、公式和方法來估算布線的阻抗。(2)

當(dāng)無法滿足阻抗匹配的要求時，是在信號線的末端加并聯(lián)的匹配電阻好，

還是在信號線上加串聯(lián)的匹配電阻好。(3)差分信號線中間可否加地線

答：1.以下供應(yīng)兩個常被參考的特性阻抗公式：

a.微帶線(microstrip)

Z={87/[sqrt(Er+1.41)]}In[5.98H/(0.8W+T)]其中，W為線寬，T為走

線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)

(dielectricconstant)o此公式必需在0.1<(W/H)<2.0與1<(Er)<15的

狀況才能應(yīng)用。b.帶狀線(stripline)

Z=[60/sqrt(Er)]In{4H/[0.67Ji(T+0.8W)])其中，H為兩參考平面的距

離，并且走線位于兩參考平面的中間。此公式必需在W/H<0.35與T/H<0.25

的狀況才能應(yīng)用。最好還是用仿真軟件來計算比較精確。

2.選擇端接(termination)的方法有幾項因素要考慮：a.信號源

(sourcedriver)的架構(gòu)和強度。b.功率消耗(powerconsumption)的大

小。C.對時間延遲的影響，這是最重要考慮的一點。所以，很難說哪一

種端接方式是比較好的。

3.差分信號中間一般是不能加地線。因為差分信號的應(yīng)用原理最重要

的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux

cancellation,抗噪聲(noiseimmunity)實力等。若在中間加地線，便會

破壞耦合效應(yīng)。

12o能介紹一些國外的目前關(guān)于高速PCB設(shè)計水平、加工實力、加

工水平、加工材質(zhì)以與相關(guān)的技術(shù)書籍和資料嗎？

答：現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計算機等相關(guān)領(lǐng)域。在通

信網(wǎng)路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層

之多。計算機相關(guān)應(yīng)用也因為芯片的進步，無論是一般的PC或服務(wù)器

(Server),板子上的最高工作頻率也已經(jīng)達(dá)到400MHz(如Rambus)以上。

因應(yīng)這高速高密度走線需求，盲埋孔(blind/buriedvias)、mircrovias

與build-up制程工藝的需求也慢慢越來越多。這些設(shè)計需求都有廠商可

大量生產(chǎn)。以下供應(yīng)幾本不錯的技術(shù)書籍：

1.HowardW.Johnson,wHigh-SpeedDigitalDesign-Handbookof

BlackMagic";

2.StephenH.Hall,"High-SpeedDigitalSystemDesign";

3.BrianYang,“DigitalSignalIntegrityv;

13.有關(guān)柔性電路板的設(shè)計與加工

我公司準(zhǔn)備采納柔性電路板設(shè)計來解決小型成像系統(tǒng)中信號傳送和

電路板互接的問題。請問剛?cè)岚逶O(shè)計是否須要專用設(shè)計軟件與規(guī)范？另外

國內(nèi)何處可以承接該類電路板加工？

answer:可以用一般設(shè)計PCB的軟件來設(shè)計柔性電路板(Flexible

PrintedCircuit)o一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工

藝和一般PCB不同，各個廠商會依據(jù)他們的制造實力會對最小線寬、最小

線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪

些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)當(dāng)可以

找到。

14.PCB的布線調(diào)整

我想請問一個問題:因覺機器布的不如意，調(diào)整起來反而費時。我一般

是用的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片，

而且?guī)Э偩€的(ABUS,DBUS,CBUS等)，因工作頻率較高,故引線要盡可能短.

自然的就是很密的信號線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時

間較多的是調(diào)整這些密度大的信號線，一是調(diào)整線間的距離，使之盡可

能的勻稱。因為在布線的過程中，一般的都時時常的要改線。每改一次都

要重新勻稱每一根已布好的線的間距。越是布到最終，這種狀況越是多。

二是調(diào)整線的寬度，使之在肯定寬度中盡可能的容下新增加的線。一般一

條線上有很多彎曲，一個彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整

起來也費時間。我想假如在布線的過程中，能按我的思路先粗粗地手工拉

線，完了以后，軟件能從這兩個方面幫我自動地調(diào)整?；蚴羌幢阋巡纪辏?/p>

如要改線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最終我覺的須

要調(diào)整元件的封裝，也就是說整片布線都須要調(diào)整，都讓軟件來干。那樣

就要快多了.我用的是Protel98o我知道這軟件能做自動勻稱調(diào)整元件封

裝的距離而不能自動調(diào)整線距和線寬?？赡苁瞧渲械囊恍┕δ芪疫€不會用,

或是有其他什么方法,在此請教一下。

answer:線寬和線距是影響走線密度其中兩個重要的因素。一般在設(shè)

計工作頻率較高的板子時，布線之前須要先確定走線的特性阻抗。在PCB

迭層固定的狀況下，特性阻抗會確定出符合的線寬。而線距則和串?dāng)_

(Crosstalk)大小有肯定的關(guān)系。最小可以接受的線距確定于串?dāng)_對信

號時間延遲與信號完整性的影響是否能接受。這最小線距可由仿真軟件做

預(yù)仿真(pre-simulation)得到。也就是說，在布線之前，須要的線寬與

最小線距應(yīng)當(dāng)已經(jīng)確定好了，并且不能隨意更動，因為會影響特性阻抗和

串?dāng)_。這也是為什幺大部分的EDA布線軟件在做自動布線或調(diào)整時不會去

動線寬和最小線距。假如這線寬和最小線距已經(jīng)設(shè)定好在布線軟件，則布

線調(diào)整的便利與否就看軟件繞線引擎的實力強弱而定。假如您對蔽公司

Expedition有愛好試看看我們的繞線引擎，

15.關(guān)于高速數(shù)字PCB

請問適當(dāng)選擇PCB與外殼接地的點的原則是什么？另外，一般PCB

LAYOUT工程師總是依據(jù)DESIGNGUIDE/LAYOUTGUIDELINE做，我想了解一

般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師?誰應(yīng)當(dāng)對板級

系統(tǒng)的性能負(fù)主要責(zé)任。感謝！

answer:與外殼接地點選擇的原則是利用chassisground供應(yīng)低阻

抗的路徑給回流電流(returningcurrent)與限制此回流電流的路徑。例

如，通常在高頻器件或時鐘產(chǎn)生器旁邊可以借固定用的螺絲將PCB的地層

與chassisground做連接，以盡量縮小整個電流回路面積，也就削減電

磁輻射。誰應(yīng)當(dāng)負(fù)責(zé)制定guideline可能每個公司有不同的狀況而有不同

支配。Guideline的制定必需對整個系統(tǒng)、芯片、電路動作原理有充分的

了解，才能制定出符合電氣規(guī)范且可實現(xiàn)的guideline。所以，以我個人

的觀點，硬件系統(tǒng)工程師好像較適合這個角色。當(dāng)然，資深PCB工程師可

以供應(yīng)在實際實現(xiàn)時的閱歷，使得這guideline可以實現(xiàn)的更好。

16.電路板DEBUG應(yīng)從那幾個方面著手。

問：請問板子設(shè)計好，生產(chǎn)出來，DEBUG應(yīng)從那幾個方面著手。

答：就數(shù)字電路而言，首先先依序確定三件事情：

1.確認(rèn)全部電源值的大小均達(dá)到設(shè)計所需。有些多重電源的系統(tǒng)可能

會要求某些電源之間起來的依次與快慢有某種規(guī)范。

2.確認(rèn)全部時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)

(non-monotonic)的問題。

3.確認(rèn)reset信號是否達(dá)到規(guī)范要求。

這些都正常的話，芯片應(yīng)當(dāng)要發(fā)出第一個周期(cycle)的信號。接下

來依照系統(tǒng)運作原理與busprotocol來debugo

17.現(xiàn)在常用的電子PCB設(shè)計軟件如何滿足電路抗干擾的要求？

問：現(xiàn)在有哪些PCB設(shè)計軟件,如何用PR0TEL99合理的設(shè)計符合自

己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的

要求？

答：我沒有運用Protel的閱歷，以下僅就設(shè)計原理來探討。

高頻數(shù)字電路主要是考慮傳輸線效應(yīng)對信號質(zhì)量與時序(timing)的

影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式

的選擇，走線的長度與間距，時鐘(或strobe)信號skew的限制等。

假如器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加groundguard

traces

18.關(guān)于Ivds信號的布線

問：對于Ivds低壓差分信號，原則上是布線等長、平行，但事實上

較難實現(xiàn)，是否能供應(yīng)一些閱歷？

答差分信號布線時要求等長且平行的緣由有下列幾點：

1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等

于是差分阻抗不連續(xù)。

2.等長的目的是想要確保時序(timing)的精確與對稱性。因為差分

信號的時序跟這兩個信號交叉點(或相對電壓差值)有關(guān)，假如不等長，則

此交叉點不會出現(xiàn)在信號振幅(swingamplitude)的中間，也會造成相鄰

兩個時間間隔(timeinterval)不對稱，增加時序限制的難度。

3.不等長也會增加共模(commonmode)信號的成分，影響信號完整性

(signalintegrity)o

19：問：在電路板尺寸固定的狀況下，假如設(shè)計中須要容納更多的

功能，就往往須要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互

干擾增加，同時走線過細(xì)也使阻抗無法降低，請專家介紹在高速0100MHz)

高密度PCB設(shè)計中的技巧？

答：在設(shè)計高速高密度PCB時，串?dāng)_(crosstalkinterference)的確

是要特殊留意的，因為它對時序(timing)與信號完整性(signalintegrity)

有很大的影響。以下供應(yīng)幾個留意的地方：

L限制走線特性阻抗的連續(xù)與匹配。

2.走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來

知道走線間距對時序與信號完整性的影響，找出可容忍的最小間距。不同

芯片信號的結(jié)果可能不同。

3.選擇適當(dāng)?shù)亩私臃绞健?/p>

4.避開上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一

起，因為這種串?dāng)_比同層相鄰走線的情形還大。

5.利用盲埋孔(blind/buriedvia)來增加走線面積。但是PCB板的制

作成本會增加。

在實際執(zhí)行時的確很難達(dá)到完全平行與等長，不過還是要盡量做到。

除此以外，可以預(yù)留差分端接和共模端接，以緩和對時序與信號完整性的

影響。

20.電源濾波的講究

問：請問，模擬電源處的濾波常常是用LC電路。但是，我發(fā)覺有時

LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值的方法

是什么？

答；LC與RC濾波效果的比較必需考慮所要濾掉的頻帶與電感值的選

擇是否恰當(dāng)。因為電感的感抗(reactance)大小與電感值和頻率有關(guān)。假

如電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。

但是，運用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要留

意所選電阻能承受的功率。

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的

反應(yīng)實力。假如LC的輸出端會有機會須要瞬間輸出大電流，則電感值太

大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripplenoise)o

電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求

越小，電容值會較大。而電容的ESR/ESL也會有影響。

另外，假如這LC是放在開關(guān)式電源(switchingregulationpower)

的輸出端時，還要留意此LC所產(chǎn)生的極點零點(pole/zero)對負(fù)反饋限制

(negativefeedbackcontrol)回路穩(wěn)定度的影響。

21.多個數(shù)/模地的接法

問：當(dāng)一塊PCB板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地

分開，并分別在一點相連。這樣，一塊PCB板上的地將被分割成多塊，而

且如何相互連接也大成問題。但有人采納另外一種方法，即在確保數(shù)/模

分開布局，且數(shù)/模信號走線相互不交叉的狀況下，整個PCB板地不做分

割，數(shù)/模地都連到這個地平面上，這樣做有何道理，請專家指教。

答將數(shù)/模地分開的緣由是因為數(shù)字電路在凹凸電位切換時會在電源

和地產(chǎn)生噪聲，噪聲的大小跟信號的速度與電流大小有關(guān)。假如地平面上

不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又特別接

近，則即使數(shù)模信號不交叉，模擬的信號依舊會被地噪聲干擾。也就是說

數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域

較遠(yuǎn)時運用。另外，數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字

信號其返回電流路徑(returncurrentpath)會盡量沿著走線的下方旁邊

的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪

聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)

22.線路板設(shè)計與EMC!

問：線路板設(shè)計假如考慮EMC,必定提高不少成本。請問如何盡可能

的答道EMC要求，又不致帶太大的成本壓力?感謝。

答：PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增加屏

蔽效應(yīng)與增加了ferritebead>choke等抑制高頻諧波器件的原因。除此

之外，通常還是需搭配其它機構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC的

要求。以下僅就PCB板的設(shè)計技巧供應(yīng)幾個降低電路產(chǎn)生的電磁輻射效應(yīng)。

1、盡可能選用信號斜率(slewrate)較慢的器件，以降低信號所產(chǎn)生

的高頻成分。2、留意高頻器件擺放的位置，不要太靠近對外的連接器。

3、留意高速信號的阻抗匹配，走線層與其回流電流路徑(return

currentpath),以削減高頻的反射與輻射。

4、在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳?/p>

和地層上的噪聲。特殊留意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計所

需。

5、對外的連接器旁邊的地可與地層做適當(dāng)分割，并將連接器的地就

近接到chassisgroundo

6、可適當(dāng)運用groundguard/shunttraces在一些特殊高速的信號

旁。但要留意guard/shunttraces對走線特性阻抗的影響。

7、電源層比地層內(nèi)縮20H,H為電源層與地層之間的距離。

23.GSM手機PCB設(shè)計

問：請問專家GSM手機PCB設(shè)計有什么要求和技巧？

答：手機PCB設(shè)計上的挑戰(zhàn)在于兩個地方：一是板面積小，二是有

RF的電路。因為可用的板面積有限，而又有數(shù)個不同特性的電路區(qū)域，如

RF電路、電源電路、話音模擬電路、一般的數(shù)字電路等，它們都各有不同

的設(shè)計需求。

1、首先必需將RF與非RF的電路在板子上做適當(dāng)?shù)膮^(qū)隔。因為RF的

電源、地、與阻抗設(shè)計規(guī)范較嚴(yán)格。

2、因為板面積小，可能須要用盲埋孔(blind/buriedvia)以增加走

線面積。

3、留意話音模擬電路的走線，不要被其它數(shù)字電路，RF電路等產(chǎn)生

串?dāng)_現(xiàn)象。除了拉大走線間距外，也可運用groundguardtrace抑制串

擾。

4、適當(dāng)做地層的分割，尤其模擬電路的地要特殊留意，不要被其它

電路的地噪聲干擾。

5、留意各電路區(qū)域信號的回流電流路徑(returncurrentpath),避

開增加串?dāng)_的可能性。

24：pcb設(shè)計中須要留意哪些問題?

答PCB設(shè)計時所要留意的問題隨著應(yīng)用產(chǎn)品的不同而不同。就象數(shù)字

電路與仿真電路要留意的地方不盡相同那樣。以下僅概略的幾個要留意的

原則。

1、PCB層疊的確定;包括電源層、地層、走線層的支配，各走線層的

走線方向等。這些都會影響信號品質(zhì)，甚至電磁輻射問題。

2、電源和地相關(guān)的走線與過孔(via)要盡量寬，盡量大。

3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對走線的難易，甚至

信號質(zhì)量都有相當(dāng)大的關(guān)系。

4、要協(xié)作生產(chǎn)工廠的制造工藝來設(shè)定DRC(DesignRuleCheck)與與

測試相關(guān)的設(shè)計(如測試點)。其它與電氣相關(guān)所要留意的問題就與電路特

性有肯定的關(guān)系，例如，即便都是數(shù)字電路，是否留意走線的特性阻抗就

要視該電路的速度與走線長短而定。

25.有關(guān)高速PCB設(shè)計中的EMC、EMI問題

問：在高速PCB設(shè)計時我們運用的軟件都只不過是對設(shè)置好的EMC、

EMI規(guī)則進行檢查，而設(shè)計者應(yīng)當(dāng)從那些方面去考慮EMC、EMI的規(guī)則呢怎

樣設(shè)置規(guī)則呢我運用的是CADENCE公司的軟件。

答：一般EMI/EMC設(shè)計時須要同時考慮輻射(radiated)與傳導(dǎo)

(conducted)兩個方面.前者歸屬于頻率較高的部分(>30MHz)后者則是

較低頻的部分?30MHz).所以不能只留意高頻而忽視低頻的部分.

一個好的EMI/EMC設(shè)計必需一起先布局時就要考慮到器件的位置，

PCB迭層的支配，重要聯(lián)機的走法，器件的選擇等，假如這些沒有事

前有較佳的支配，事后解決則會事倍功半，增加成本.例如時鐘產(chǎn)生

器的位置盡量不要靠近對外的連接器，高速信號盡量走內(nèi)層并留意特性

阻抗匹配與參考層的連續(xù)以削減反射，器件所推的信號之斜率(slew

rate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時

留意其頻率響應(yīng)是否符合需求以降低電源層噪聲.另外，留意高頻信

號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimpedance

盡量小)以削減輻射.還可以用分割地層的方式以限制高頻噪聲的范

圍.最終，適當(dāng)?shù)倪x擇PCB與外殼的接地點(chassisground)。

26.關(guān)于PCB設(shè)計中的阻抗匹配問題

問：在高速PCB設(shè)計時為了防止反射就要考慮阻抗匹配，但由于PCB

的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到，在原理圖的設(shè)計時怎樣

來考慮這個問題?另外關(guān)于IBIS模型，不知在那里能供應(yīng)比較精確的IBIS

模型庫。我們從網(wǎng)上下載的庫大多數(shù)都不太精確，很影響仿真的參考性。

答：在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值

跟走線方式有肯定的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層

(stripline/doublestripline),與參考層(電源層或地層)的距離，走線

寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能

確定阻抗值。一般仿真軟件會因線路模型或所運用的數(shù)學(xué)算法的限制而無

法考慮到一些阻抗不連續(xù)的布線狀況，這時候在原理圖上只能預(yù)留一些

terminators（端接），如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真

正根本解決問題的方法還是布線時盡量留意避開阻抗不連續(xù)的發(fā)生。

IBIS模型的精確性干脆影響到仿真的結(jié)果?；旧螴BIS可看成是實

際芯片I/Obuffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換

而得（亦可采納測量，但限制較多），而SPICE的資料與芯片制造有肯定

的關(guān)系，所以同樣一個器件不同芯片廠商供應(yīng)，其SPICE的資料是不同的，

進而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會隨之而異。也就是說，假如用了A

廠商的器件，只有他們有實力供應(yīng)他們器件精確模型資料，因為沒有其它

人會比他們更清晰他們的器件是由何種工藝做出來的。假如廠商所供應(yīng)的

IBIS不精確，只能不斷要求該廠商改進才是根本解決之道。

27.PCB設(shè)計工具比較

問：請問就你個人觀點而言：針對模擬電路（微波、高頻、低頻）、數(shù)

字電路（微波、高頻、低頻）、模擬和數(shù)字混合電路（微波、高頻、低頻），

目前PCB設(shè)計哪一種EDA工具有較好的性能價格比（含仿真）？可否分別說

明。

答：限于本人應(yīng)用的了解，無法深化地比較EDA工具的性能價格比，

選擇軟件要依據(jù)所應(yīng)用范疇來講，我主見的原則是夠用就好。

常規(guī)的電路設(shè)計，INNOVEDA的PADS就特別不錯，且有協(xié)作用的

仿真軟件，而這類設(shè)計往往占據(jù)了70%的應(yīng)用場合。在做高速電路設(shè)計，

模擬和數(shù)字混合電路，采納Cadence的解決方案應(yīng)當(dāng)屬于性能價格比較好

的軟件，當(dāng)然Mentor的性能還是特別不錯的，特殊是它的設(shè)計流程管理

方面應(yīng)當(dāng)是最為優(yōu)秀的。

以上觀點純屬個人觀點！

28.關(guān)于數(shù)/模分開布局與智能布局

問：當(dāng)一個系統(tǒng)中既存在有RF小信號，又有高速時鐘信號時，通常

我們采納數(shù)/模分開布局，通過物理隔離、濾波等方式削減電磁干擾，但

是這樣對于小型化、高集成以與減小結(jié)構(gòu)加工成原來說當(dāng)然不利，而且效

果仍舊不肯定滿足，因為不管是數(shù)字接地還是模擬接地點，最終都會接到

機殼地上去，從而使得干擾通過接地耦合到前端，這是我們特別頭痛的問

題，想請教專家這方面的措施。

答：既有RF小信號，又有高速時鐘信號的狀況較為困難，干擾的緣

由須要做細(xì)致的分析，并相應(yīng)的嘗試用不同的方法來解決。要依據(jù)詳細(xì)的

應(yīng)用來看，可以嘗試一下以下的方法。

0：存在RF小信號，高速時鐘信號時，首先是要將電源的供應(yīng)分開，

不宜采納開關(guān)電源，可以選用線性電源。

1：選擇RF小信號，高速時鐘信號其中的一種信號，連接采納屏蔽電

纜的方式，應(yīng)當(dāng)可以。

2：將數(shù)字的接地點與電源的地相連（要求電源的隔離度較好），模擬接

地點接到機殼地上。

3：嘗試采納濾波的方式去除干擾。

1、如何處理實際布線中的一些理論沖突的問題

問：在實際布線中，很多理論是相互沖突的；例如：1。處理多個模/數(shù)

地的接法：理論上是應(yīng)當(dāng)相互隔離的，但在實際的小型化、高密度布線中，

由于空間的局限或者肯定的隔離會導(dǎo)致小信號模擬地走線過長，很難實現(xiàn)

理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個完整的孤島，

該功能模塊的模/數(shù)地都連接在這一個孤島上。再通過溝道讓孤島和“大”

地連接。不知這種做法是否正確？2。理論上晶振與CPU的連線應(yīng)當(dāng)盡量

短，由于結(jié)構(gòu)布局的緣由，晶振與CPU的連線比較長、比較細(xì)，因此受到

了干擾，工作不穩(wěn)定，這時如何從布線解決這個問題？諸如此類的問題還

有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是

頭痛，請問如何解決這些沖突？

答：1.基本上，將模/數(shù)地分割隔離是對的。要留意的是信號走線盡量

不要跨過有分割的地方(moat),還有不要讓電源和信號的回流電流路徑

(returningcurrentpath)變太大。

2.晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號，必需滿足loop

gain與phase的規(guī)范，而這模擬信號的振蕩規(guī)范很簡單受到干擾，即使加

groundguardtraces可能也無法完全隔離干擾。而且離的太遠(yuǎn)，地平面

上的噪聲也會影響正反饋振蕩電路。所以，肯定要將晶振和芯片的距離

進可能靠近。

3.的確高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的

電阻電容或ferritebead,不能造成信號的一些電氣特性不符合規(guī)范。所

以，最好先用支配走線和PCB疊層的技巧來解決或削減EMI的問題，如高

速信號走內(nèi)層。最終才用電阻電容或ferritebead的方式，以降低對信

號的損害。

20在高速設(shè)計中，如何解決信號的完整性問題？差分布線方式是如何實

現(xiàn)的？對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？

答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號

源的架構(gòu)和輸出阻抗(outputimpedance),走線的特性阻抗，負(fù)載端的特

性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)

與調(diào)整走線的拓樸。差分對的布線有兩點要留意，一是兩條線的長度要盡

量一樣長，另一是兩線的間距(此間距由差分阻抗確定)要始終保持不變，

也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層

(side-by-side),一為兩條線走在上下相鄰兩層(over-under)。一般以前

者side-by-side實現(xiàn)的方式較多。要用差分布線肯定是信號源和接收端

也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法運用

差分布線的。

3。關(guān)于高速差分信號布線

問：在pcb上靠近平行走高速差分信號線對的時候，在阻抗匹配的狀況下,

由于兩線的相互耦合，會帶來很多好處。但是有觀點認(rèn)為這樣會增大信號

的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板

上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽

近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用

軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？

接收端差分線對之間可否加一匹配電阻？

答：會使高頻信號能量衰減的緣由一是導(dǎo)體本身的電阻特性(conductor

loss),包括集膚效應(yīng)(skineffect),另一是介電物質(zhì)的dielectric

losso這兩種因子在電磁理論分析傳輸線效應(yīng)(transmissionlineeffect)

時，可看出他們對信號衰減的影響程度。差分線的耦合是會影響各自的特

性阻抗，變的較小，依據(jù)分壓原理(voltagedivider)這會使信號源送到

線上的電壓小一點。至于，因耦合而使信號衰減的理論分析我并沒有看

過，所以我無法評論。對差分對的布線方式應(yīng)當(dāng)要適當(dāng)?shù)目拷移叫小?/p>

所謂適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗(differential

impedance)的值，此值是設(shè)計差分對的重要參數(shù)。須要平行也是因為要保

持差分阻抗的一樣性。若兩線忽遠(yuǎn)忽近，差分阻抗就會不一樣，就會影

響信號完整性(signalintegrity)與時間延遲(timingdelay)。差分阻

抗的計算是2(Z11-Z12),其中，Z11是走線本身的特性阻抗，Z12是

兩條差分線間因為耦合而產(chǎn)生的阻抗，與線距有關(guān)。所以，要設(shè)計差分

阻抗為100歐姆時，走線本身的特性阻抗肯定要稍大于50歐姆。至于要

大多少，可用仿真軟件算出來。

4。問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點連接，

加粗地線和電源線外，希望專家給一些好的看法和建議！

答：除了地要分開隔離外，也要留意模擬電路部分的電源，假如跟數(shù)字電

路共享電源，最好要加濾波線路。另外，數(shù)字信號和模擬信號不要有交

織，尤其不要跨過分割地的地方(moat)o

5。關(guān)于高速PCB設(shè)計中信號層空白區(qū)域敷銅接地問題

問：在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，那么多個信號層的

敷銅是都接地好呢，還是一半接地，一半接電源好呢？

答：般在空白區(qū)域的敷銅絕大部分狀況是接地。只是在高速信號線旁敷

銅時要留意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性

阻抗。也要留意不要影響到它層的特性阻抗，例如在dualstripline

的結(jié)構(gòu)時。

60高速信號線的匹配問題

問：在高速板(如p4的主板)layour,為什么要求高速信號線(如cpu數(shù)據(jù),

地址信號線)要匹配？假如不匹配會帶來什么隱患？其匹配的長度范圍

(既信號線的時滯差)是由什么因素確定的，怎樣計算？

答：要求走線特性阻抗匹配的主要緣由是要避開高速傳輸線效應(yīng)

(transmissionlineeffect)所引起的反射(reflection)影響到信號完整

性(signalintegrity)和延遲時間(flighttime)o也就是說假如不匹配,

則信號會被反射影響其質(zhì)量。全部走線的長度范圍都是依據(jù)時序(timing)

的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。

P4要求某些信號線長度要在某個范圍就是依據(jù)該信號所用的傳輸模式

(commonclock或sourcesynchronous)下算得的timingmargin,安排一

部份給走線長度的允許誤差。至于，上述兩種模式時序的計算，限于

時間與篇幅不便利在此詳述，請到下列網(wǎng)址：〃developer,intel

/design/Pentium4/guides下載“IntelPentium4Processorinthe

423-pinPackage/Intel850ChipsetPlatformDesignGuide"。其中

“MethodologyforDeterminingTopologyandRoutingGuideline”章

節(jié)內(nèi)有詳述。

7。問：在高密度印制板上通過軟件自動產(chǎn)生測試點一般狀況下能滿足

大批量生產(chǎn)的測試要求嗎?添加測試點會不會影響高速信號的質(zhì)量？

答：一般軟件自動產(chǎn)生測試點是否滿足測試需求必需看對加測試點的規(guī)范

是否符合測試機具的要求。另外，假如走線太密且加測試點的規(guī)范比較嚴(yán),

則有可能沒方法自動對每段線都加上測試點，當(dāng)然，須要手動補齊所要測

試的地方。至于會不會影響信號質(zhì)量就要看加測試點的方式和信號究竟多

快而定?；旧贤饧拥臏y試點(不用線上既有的穿孔(viaorDIPpin)當(dāng)

測試點)可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一

個很小的電容在線上，后者則是多了一段分支。這兩個狀況都會對高速信

號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣改變率

(edgerate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當(dāng)

然還要滿足測試機具的要求)分支越短越好。

8。如何選擇PCB板材?如何避開高速數(shù)據(jù)傳輸對四周模擬小信號的高頻干

擾,有沒有一些設(shè)計的基本思路？感謝

答:選擇PCB板材必需在滿足設(shè)計需求和可量產(chǎn)性與成本中間取得平衡點。

設(shè)計需求包含電氣和機構(gòu)這兩部分。通常在設(shè)計特別高速的PCB板子(大

于GHz的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，

在幾個GHz的頻率時的介質(zhì)損dielectricloss會對信號衰減有很大的影

響，可能就不合用。就電氣而言，要留意介電常數(shù)(dielectricconstant)

和介質(zhì)損在所設(shè)計的頻率是否合用。避開高頻干擾的基本思路是盡量降低

高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚?/p>

信號和模擬信號之間的距離，或加groundguard/shunttraces在模擬信

號旁邊。還要留意數(shù)字地對模擬地的噪聲干擾。

9o眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清晰。

mechanical,keepoutlayer,topoverlay,bottomoverlay,

toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldra

wing,multilayer這些層不知道它們的準(zhǔn)確含義。希望您指教。

答：在EDA軟件的特地術(shù)語中，有很多不是有相同定義的。以下就字面上

可能的意義來說明。

Mechnical:一般多指板型機械加工尺寸標(biāo)注層

Keepoutlayer:定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個限

制可以獨立分開定義。Topoverlay:無法從字面得知其意義。多供應(yīng)些

訊息來進一步探討。

Bottomoverlay:無法從字面得知其意義?？啥喙?yīng)些訊息來進一步探討。

Toppaste:頂層須要露出銅皮上錫膏的部分。

Bottompaste:底層須要露出銅皮上錫膏的部分。

Topsolder:應(yīng)指頂層阻焊層，避開在制造過程中或?qū)硇蘩頃r可能不當(dāng)

心的短路Bottomsolder:應(yīng)指底層阻焊層。

Drillguide:可能是不同孔徑大小，對應(yīng)的符號，個數(shù)的一個表。

Drilldrawing:指孔位圖，各個不同的孔徑會有一個對應(yīng)的符號。

Multilayer:應(yīng)當(dāng)沒有單獨這一層，能指多層板，針對單面板和雙面板而

言。

10。一個系統(tǒng)往往分成若干個PCB,有電源、接口、主板等，各板之間的

地線往往各有互連，導(dǎo)致形成許很多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，

不知這個問題如何解決？

答：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電

源或信號送到B板子，肯定會有等量的電流從地層流回到A板子(此為

Kirchoffcurrentlaw)o這地層上的電流會找阻抗最小的地方流回去。

所以，在各個不管是電源或信號相互連接的接口處，安排給地層的管腳數(shù)

不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析

整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來限制

電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，

降低對其它較敏感信號的影響。

11。(1)能否供應(yīng)一些閱歷數(shù)據(jù)、公式和方法來估算布線的阻抗。(2)

當(dāng)無法滿足阻抗匹配的要求時，是在信號線的末端加并聯(lián)的匹配電阻好，

還是在信號線上加串聯(lián)的匹配電阻好。(3)差分信號線中間可否加地線

答：1.以下供應(yīng)兩個常被參考的特性阻抗公式：

a.微帶線(microstrip)

Z={87/[sqrt(Er+1.41)]}In[5.98H/(0.8W+T)]其中，W為線寬,T為走線

的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)

(dielectricconstant)o此公式必需在0.1〈(W/H)<2.0與1<(Er)<15的

狀況才能應(yīng)用。b.帶狀線(stripline)Z=[60/sqrt(Er)]In{4H/[0.67

Ji(T+0.8W)]}其中，H為兩參考平面的距離，并且走線位于兩參考平面的

中間。此公式必需在W/H<0.35與T/H<0.25的狀況才能應(yīng)用。最好還是用

仿真軟件來計算比較精確。

2.選擇端接(termination)的方法有幾項因素要考慮：a.信號源(source

driver)的架構(gòu)和強度。b.功率消耗(powerconsumption)的大小。c.對

時間延遲的影響，這是最重要考慮的一點。所以，很難說哪一種端接方式

是比較好的。

3.差分信號中間一般是不能加地線。因為差分信號的應(yīng)用原理最重要的一

點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux

cancellation,抗噪聲(noiseimmunity)實力等。若在中間加地線，便會

破壞耦合效應(yīng)。

12。能介紹一些國外的目前關(guān)于高速PCB設(shè)計水平、加工實力、加工水

平、加工材質(zhì)以與相關(guān)的技術(shù)書籍和資料嗎？

答：現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計算機等相關(guān)領(lǐng)域。在通信網(wǎng)

路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層之多。

計算機相關(guān)應(yīng)用也因為芯片的進步，無論是一般的PC或服務(wù)器(Server),

板子上的最高工作頻率也已經(jīng)達(dá)到400MHz(如Rambus)以上。因應(yīng)這高

速高密度走線需求，盲埋孔(blind/buriedvias)mircrovias與build-up

制程工藝的需求也慢慢越來越多。這些設(shè)計需求都有廠商可大量生產(chǎn)。

以下供應(yīng)幾本不錯的技術(shù)書籍：

1.HowardW.Johnson,“High-SpeedDigitalDesign-Handbookof

BlackMagic”；

2.StephenII.HalLwHigh-SpeedDigitalSystemDesign"；

3.BrianYang,“DigitalSignalIntegrity”；

13.有關(guān)柔性電路板的設(shè)計與加工

我公司準(zhǔn)備采納柔性電路板設(shè)計來解決小型成像系統(tǒng)中信號傳送和電路

板互接的問題。請問剛?cè)岚逶O(shè)計是否須要專用設(shè)計軟件與規(guī)范？另外國內(nèi)

何處可以承接該類電路板加工？

answer:可以用一般設(shè)計PCB的軟件來設(shè)計柔性電路板(Flexible

PrintedCircuit)o一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工

藝和一般PCB不同，各個廠商會依據(jù)他們的制造實力會對最小線寬、最小

線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪

些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)當(dāng)可以

找到。

14.PCB的布線調(diào)整

我想請問一個問題:因覺機器布的不如意，調(diào)整起來反而費時。我一般是用

的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且

帶總線的(ABUS,DBUS,CBUS等)，因工作頻率較高,故引線要盡可能短.自

然的就是很密的信號線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時間

較多的是調(diào)整這些密度大的信號線，一是調(diào)整線間的距離，使之盡可能的

勻稱。因為在布線的過程中，一般的都時時常的要改線。每改一次都要重

新勻稱每一根已布好的線的間距。越是布到最終，這種狀況越是多。二是

調(diào)整線的寬度，使之在肯定寬度中盡可能的容下新增加的線。一般一條線

上有很多彎曲，一個彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來

也費時間。我想假如在布線的過程中，能按我的思路先粗粗地手工拉線,完

了以后，軟件能從這兩個方面幫我自動地調(diào)整。或是即便已布完，如要改

線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最終我覺的須要調(diào)整

元件的封裝，也就是說整片布線都須要調(diào)整，都讓軟件來干。那樣就要快

多了.我用的是Protel98。我知道這軟件能做自動勻稱調(diào)整元件封裝的距

離而不能自動調(diào)整線距和線寬?？赡苁瞧渲械囊恍┕δ芪疫€不會用，或是

有其他什么方法,在此請教一下。

answer:線寬和線距是影響走線密度其中兩個重要的因素。一般在設(shè)計工

作頻率較高的板子時，布線之前須要先確定走線的特性阻抗。在PCB迭層

固定的狀況下，特性阻抗會確定出符合的線寬。而線距則和串?dāng)_

(Crosstalk)大小有肯定的關(guān)系。最小可以接受的線距確定于串?dāng)_對信號

時間延遲與信號完整性的影響是否能接受。這最小線距可由仿真軟件做預(yù)

仿真(pre-simulation)得到。也就是說，在布線之前，須要的線寬與最

小線距應(yīng)當(dāng)已經(jīng)確定好了，并且不能隨意更動，因為會影響特性阻抗和串

擾。這也是為什幺大部分的EDA布線軟件在做自動布線或調(diào)整時不會去動

線寬和最小線距。假如這線寬和最小線距已經(jīng)設(shè)定好在布線軟件，則布線

調(diào)整的便利與否就看