《微電子制造工藝技術》課件第3章

3.1概述3.2集成電路制造工藝復習思考題3.1.1半導體元器件的生成

集成電路是由一些單個的元器件組成的。現(xiàn)實中，半導體元器件結構有成千上萬種，用它們可實現(xiàn)集成電路中特定的功能。半導體元器件結構千變?nèi)f化，但組成每一種主要器件和電路類型的基本結構是不變的，了解集成電路的制造工藝首先需要了解組成它的單個元器件的制造工藝，這些元器件主要包括電阻器、電容器、二極管、晶體管、熔斷器、導體等。下面我們來看看他們都是如何生成的。3.1概述

1.電阻器

集成電路中的電阻器大多數(shù)都由氧化、掩膜和摻雜工藝順序生成的。典型的電阻器是啞鈴型的(見圖3-1)，兩端的矩形作為接觸區(qū)，中間細長的部分起到電阻器的作用，用該區(qū)域的方塊電阻和其所包含的方塊數(shù)量就可以計算這個區(qū)域的阻值(方塊的數(shù)量等于電阻區(qū)域的長度除以寬度)。此外，電阻器還可以通過隔離一部分外延層區(qū)域來形成EPI電阻器；利用雙極型工藝通過減少橫截面積制造嵌形(pinched)電阻器；采用金屬薄膜如鎳合金、鈦、鎢等淀積形成薄膜電阻器，這種金屬薄膜電阻器不存在因輻射產(chǎn)生的漏電流，可用于空間環(huán)境。圖3-1典型電阻器形狀

2.電容器

常用的平行板電容器結構是在Si晶片表面生長一層SiO2膜，金屬導線位于SiO2上面，這事實上就是MOS電容器結構。為了使這種結構能發(fā)揮電容的作用，氧化物必須足夠薄(大約1500?左右)。電容量的多少取決于氧化層的厚度、氧化層的介電常數(shù)及其表面金屬板的面積。平行板電容器又稱單片電路電容器、MD電容器。圖3-2肖特基二極管示意圖

3.二極管

平面二極管就是一個摻雜區(qū)，結的兩邊有兩個接觸區(qū)。1938年，W.Schottky發(fā)現(xiàn)金屬一旦和低摻雜的半導體接觸，就會形成特殊的二極管，這種二極管正向時間較短，運行電壓較低，稱為肖特基勢壘二極管(Schottkybarrier)(見圖3-2)。

4.晶體管

使用最普通的NPN型晶體管常見的是一個四層三結結構，四層分別是N+發(fā)射區(qū)層、P型基層、N型集電區(qū)(即外延層)和P型襯底層；三結分別是發(fā)射結、集電結和隔離結(襯底結)。結構示意圖如圖3-3所示。圖3-3NPN型晶體管結構示意圖晶體管的加工過程大致描述如下：

(1)將拋光片進行化學清洗后，放在1000～1200℃的氧化爐中進行隱埋氧化(預氧化)，在硅片表面形成一層1.2～1.5μm厚的SiO2層，作為隱埋擴散時的隱蔽膜。

(2)利用光刻的辦法刻出隱埋擴散窗口，在高溫下，將雜質(zhì)Sb(銻)或As(砷)從氧化層窗口擴散到硅片內(nèi)部，形成高濃渡N+擴散區(qū)。隱埋層的薄層方塊電阻R□一般控制在15～20Ω/□以內(nèi)，經(jīng)隱埋擴散后的硅片放入氫氟酸液中，漂去全部氧化層，經(jīng)化學清洗后，把硅片放在外延爐中，生長一層優(yōu)質(zhì)N型單晶硅外延層，層厚控制在6～10μm左右，電阻率約為0.3～0.5Ω·cm。 (3)濃硼擴散形成P+?隔離層，把外延層分隔成一個個獨立的N型隔離區(qū)(隔離島)，將氧化層全部去凈、烘干，在硅片背面蒸金后，高溫氧化生成0.5～0.8μm厚的氧化層，作為基區(qū)擴散的掩蔽膜，同時完成金擴散。

(4)光刻出NPN管的基區(qū)和硼擴散電阻區(qū)后，進行淡硼擴散。使在N型隔離島上形成P型基區(qū)和P型擴散電阻區(qū)，同時在表面形成一薄層(約0.5～0.6μm厚)SiO2層，作為發(fā)射區(qū)濃磷擴散的掩蔽膜。然后光刻出NPN管的發(fā)射極區(qū)和集電極引線接觸區(qū)，由濃磷擴散形成晶體管的發(fā)射區(qū)，并在集電極引線孔位置形成N+區(qū)，以便制作歐姆接觸電極。然后再光刻出各元件電極的歐姆接觸窗口。在硅表面蒸一層高純鋁膜，再將不需要的鋁反刻。在合金化后的硅片表面淀積一層Si3N4或磷硅玻璃等鈍化膜，再光刻出鍵合的壓焊點。

(5)將硅片初測，點掉不合格的電路芯片，再經(jīng)劃片，將大圓片劃分成單個獨立的芯片，鍵合壓點與管座引出導線連接起來，密閉封裝。經(jīng)老化等工藝篩選后，進行成品測量(總測)，合格品即可分檔、打印、包裝、入庫。

5．場效應晶體管(FET)

場效應晶體管(如圖3-4所示)又可以分為金屬柵型MOS管和多晶硅柵極型MOS管。圖3-4場效應晶體管3.1.2集成電路的形成

集成電路包含以上介紹的各種元器件。一般來說，工藝流程都是從晶體管開始進行的。電路設計者盡可能使每一次摻雜都生成更多的元器件。

晶體管的類型決定了電路的類型?；陔p極型的晶體管的集成電路稱雙極型電路，基于任何一種MOS晶體管結構的電路稱為MOS電路。雙極型電路運行速度快，而且能控制漏電流，適用于邏輯電路、放大電路和轉(zhuǎn)換電路，但不適宜作存儲容量較大的中央存儲器。

MOS型電路可以實現(xiàn)快速、經(jīng)濟的固態(tài)存儲器功能，占用芯片面積小，運行過程中耗能較少。但早期的金屬柵型MOS漏電流較大，參數(shù)也不易控制。

實際工作中，人們一般采用雙極型電路作邏輯電路，而用MOS電路作存儲器電路。

典型的雙極型電路參見圖3-5，典型的CMOS電路參見圖3-6。1—EPI和集電極；2—隔離；3—表面氧化；4—集電極接觸；5—基極；6—發(fā)射極；7—金屬化；8—鈍化層；9—埋層圖3-5雙極型電路1—晶圓；2—P阱；3—源和漏；4—柵；5—柵氧化物；6—金屬層圖3-6CMOS電路3.2.1雙極型硅晶體管工藝

下面以3DK2晶體管為例，介紹硅外延平面晶體管的工藝流程，如圖3-7所示，其中硅清洗工序省略。

(1)襯底制備。選用電阻率ρ為10-3Ω·cm，位錯密度小于等于3×103個/cm2的N+型硅單晶，通過切、磨、拋獲得表面光亮、平整、無傷痕、厚度符合要求的硅片。

(2)外延。在襯底上生長一層N型硅單晶層，稱為外延層。對于3DK2來說，外延層電阻率為0.8～1Ω·cm，厚度為7～10μm。

3.2集成電路制造工藝圖3-7硅外延平面晶體管的工藝流程圖

(3)一次氧化。將硅片在高溫下氧化，使其表面生成一層厚度為0.5～0.7μm的SiO2層。

(4)基區(qū)光刻。在氧化層上用光刻方法開出基區(qū)窗口，使硼雜質(zhì)通過窗口進入硅中。

(5)硼預擴散。硼擴散是為了形成基區(qū)，通常硼擴散分為預擴散(或稱預淀積)和主擴散(或稱再分布)兩步進行。預擴散后要求方塊電阻為70～80Ω/□。

(6)蒸金及硼再分布。開關管要在硅片背面蒸金，金擴散與硼再分布同時進行。在高溫下硼雜質(zhì)進行再分布，同時，金也均勻地擴散到硅晶體中。再分布后，方塊電阻為180～200Ω/□，結深為2～2.5μm，SiO2層厚度為5000?左右。

(7)發(fā)射區(qū)光刻。用光刻方法開出發(fā)射區(qū)窗口，使磷雜質(zhì)沿此窗口進入硅片中。

(8)磷預擴散。磷雜質(zhì)沿發(fā)射區(qū)窗口內(nèi)沉積磷原子，具有一定雜質(zhì)濃度和結深。

(9)三次氧化。三次氧化就是在高溫下使磷雜質(zhì)進行再分布，形成發(fā)射結。對樣品管進行參數(shù)測試：β>30，BVCB0>30V，BVCE0>20V，BVEB0>6V。

(10)引線孔光刻。刻出基區(qū)和發(fā)射區(qū)的電極引線接觸窗口。

(11)蒸鋁。采用蒸發(fā)方法將鋁蒸發(fā)到硅片表面，鋁層要求光亮、細致，厚度應符合要求。

(12)反刻鋁。將電極以外的埋層刻蝕掉，刻蝕以后去除硅表面上的光刻膠。

(13)合金。將硅片放在約520℃爐內(nèi)，通入氧氣(含有磷蒸汽的氧氣)進行合金。

(14)中測。對制備的管芯進行測量，剔除不合格品。

(15)劃片。用劃片機將硅片分成小片，每一小片有一個管芯。

(16)燒結。用鋁漿等粘結劑在高溫下還原出金屬銀將管芯牢固地固定在管座上，也可以用金銻合金將管芯燒結在管座上。

(17)鍵合。采用硅-鋁絲通過超聲鍵合等方法，使管芯各電極與管座一一相連。

(18)封裝。將管芯密封在管座中。

(19)工藝篩選。將封裝好的管子進行高溫老化、功率老化、溫度試驗、高低溫循環(huán)試驗，從產(chǎn)品中除去不良管子。

(20)成測。對晶體管的各種參數(shù)進行測試，并根據(jù)規(guī)定分類，對不同型號進行分類打印，然后包裝入庫。3.2.2TTL集成電路工藝流程

雙極型(TTL，即晶體管－晶體管邏輯電路)集成電路的制造工藝是在硅的外延技術和平面晶體管工藝的基礎上發(fā)展起來的。其基本工藝過程是：首先在襯底硅片上生長一層外延層，將外延層劃分為一個個電隔離的區(qū)域；然后在各個隔離區(qū)內(nèi)制作特定的元件，如晶體管、二極管、電阻等；接著完成元件間的互連；最后經(jīng)由裝片、引線、封裝而成為集成電路成品。圖3-8所示是一個較典型的雙極型邏輯集成電路的工藝流程方框圖。為了看清電路中元件的形成過程和結構，圖3-9和圖3-10以一個NPN晶體管和一個電阻組成的倒相器電路為例，說明了形成該倒相器電路的主要工藝步驟。圖3-8典型雙極型(TTL)集成電路工藝流程方框圖圖3-9NPN晶體管和電阻組成的倒相器電路圖3-10倒相器電路的主要工藝步驟工藝情況詳細說明如下：

首先，選擇電阻率為8～13Ω·cm的P型硅單晶錠，沿著<111>晶面將硅錠切割成400～500μm厚度的大圓片。然后對大圓片進行研磨、腐蝕、拋光，使硅片表面光亮如鏡，厚度大約在300～350μm左右。將硅片進行化學清洗后，放在1000～1200℃的氧化爐中進行隱埋氧化即預氧化，使在硅片表面形成一層1.2～1.5μm厚的二氧化硅層，作為隱埋擴散時的掩蔽膜。再用光刻的方法刻出隱埋擴散窗口，在高溫下，將雜質(zhì)銻(Sb)或砷(As)從氧化層窗口中擴散到硅片內(nèi)部，形成一個高濃度的N+型擴散區(qū)。隱埋層的薄層方塊電阻R□一般控制在15～20Ω/□以內(nèi)。經(jīng)隱埋擴散后的硅片放入氫氟酸液中，漂去全部氧化層，經(jīng)化學清洗后，把硅片放外延爐中，使之生長一層N型優(yōu)質(zhì)單晶硅外延層，層厚控制在6～10μm左右，電阻率約為0.3～0.5Ω·cm。再將外延片在氧化爐中進行高溫熱氧化，生長1.2～1.5μm厚的二氧化硅層，作為隔離擴散的掩蔽膜。光刻出隔離擴散窗口后，進行濃硼擴散，形成P+隔離槽。隔離槽最終穿通外延層，與下面的P型襯底硅片相通，把外延層分割為一個個獨立的N型隔離區(qū)(隔離島)，將來電路元件就分別制作在這些隔離區(qū)內(nèi)。隔離擴散通常分成預淀積和再分布兩步進行。實際生產(chǎn)中，隔離槽不一定要在本工序就穿通外延層，一般只控制擴入的雜質(zhì)總量(如使薄層電阻R□小于30Ω/□)和結深，而讓它在以后的高溫過程中自然擴散穿通。再將氧化層全部去凈、烘干，在硅片背面蒸金后，高溫氧化生成0.5～0.8μm厚的氧化層，作為基區(qū)擴散的掩蔽膜，同時完成金擴散。光刻出NPN管的基區(qū)和硼擴散電阻區(qū)后，進行淡硼擴散，使在N型隔離島上形成P型基區(qū)和P型擴散電阻區(qū)。淡硼擴散也分預淀積和再分布兩步進行。再分布后，形成一個雜質(zhì)濃度分布(表面濃度控制在約2.5～5×1018/cm3)和結深(2～3μm)的硼擴散區(qū)，R□約為200Ω/□，同時在表面形成一薄層(約0.5～0.6μm)二氧化硅層，作為發(fā)射區(qū)濃磷擴散的掩蔽膜。然后光刻出NPN管的發(fā)射區(qū)和集電極引線接觸區(qū)，由濃磷擴散形成晶體管的發(fā)射區(qū)，并在集電極引線孔位置形成N+區(qū)，以便制作歐姆接觸電極。N+發(fā)射區(qū)的擴散深度一般不超過2μm，表面雜質(zhì)濃度高達1020～1021/cm3。磷擴散也分作預淀積和再分布兩步進行。在再分布時形成一定厚度的氧化層，磷再分布也稱三次氧化。然后再光刻出各元件電極的歐姆接觸窗口。在硅片表面蒸發(fā)上一層高純鋁薄膜，膜厚約1～1.5μm，再根據(jù)集成電路引出線及電路元件互連線的要求，將不再需要的鋁膜用光刻方法除去，保留需要的鋁膜(即反刻鋁引線)。反刻后的硅片，可在真空或氧氣、氮氣氣氛中經(jīng)500℃左右的溫度合金10～20分鐘，使鋁電極硅形成良好的歐姆接觸。在合金化后的硅片表面淀積一層氮化硅(Si3N4)或磷硅玻

璃(PSG)等鈍化膜(厚約0.8～1.2μm)，再光刻出鍵合的壓點。后將硅片進行初測，點掉不合格的電路芯片，再經(jīng)劃片，把大圓片劃分成單個獨立的芯片，鍵合壓點與管座引出線連接起來，密閉封裝。經(jīng)老化等工藝篩選后，進行成品測量(總測)，合格品即可分檔、打印、包裝、入庫。由以上的工藝流程可見，在雙極型集成電路工藝中，對于工藝手段的運用是很靈活的。同一次工藝中形成的導電層(如N型層、P型層、鋁層等)可以作多種用途。如淡硼P型擴散層既可用于制作NPN管的基區(qū)，還可用于制作電阻；鋁層不僅用來制作器件電極，也用來完成元件間的互布線等。同一工藝流程可以一次得到大量的不同類型的元件，如一次工藝流程可以制得大量的晶體管、二極管、電阻等。可以想象，同一硅片上位置鄰近的同類元件，由于它們經(jīng)歷的工藝過程和條件十分相似，因此它們的性能參數(shù)也將是十分一致的，即集成電路工藝有可能提供匹配性能十分優(yōu)良的元件對。由于制造晶體管并不比制造電阻帶來更多的麻煩，而且制造一個一般的晶體管往往比一個電阻占有更小的芯片面積，因此在半導體集成路中．總是盡量用有源的晶體管來代替無源的電阻器等，這引起了一個對電子線路設計的觀念的變革，因為在傳統(tǒng)的電子線路設計時，總是盡量少用電子管、晶體管等有源器件，比較多地應用電阻、電容等無源器件。而在半導體集成電路的設計中，恰恰相反，人們盡力用晶體管來取代電阻．以求得較高的電學性能和較好的經(jīng)濟效益。除上述特點外，與分立元件晶體管平面工藝比較，雙極型集成電路典型工藝的顯著特點是增加了隔離工藝和隱埋工藝。

1．隔離工藝

在雙極型集成電路中，許多個元件做在同一塊硅片上，各個元件之間必須互相絕緣，即需實現(xiàn)“隔離”。否則，元件間將發(fā)生電連通，電路就無法正常工作。隔離工藝的目的就是使做在不同隔離區(qū)內(nèi)的元件實現(xiàn)電隔離。典型常規(guī)工藝中，采用PN結隔離的方法，利用反向偏置的PN結具有高阻的特性來達到元件之間相互絕緣的目的。這種方法較簡單方便，圖3-10所示是采用這種方法制作在兩個隔離島上的NPN管的結構圖，在晶體管V1和V2的集電區(qū)(N型外延層)和隔離槽(P+)間形成了兩個背靠背的二極管，要使這兩個隔離島互不發(fā)生電連通，從而使V1、V2到電隔離的目的。其必要的條件是P+隔離槽(或P型硅襯底)必須接電路的最低電位(在TTL電路中即是接地)。這樣，當晶體管V1、V2的集電區(qū)電位變化時．正極處于最低電位的D1、D2不可能相同，V1、V2就被反偏PN結的支流高阻隔開。

PN結隔離的缺點是制成的元件和芯片尺寸較大，寄生效應嚴重，不耐高壓和輻射，從而影響電路性能的提高，它僅能適用于一般的場合。當對電路的性能和使用要求較高時，可采用其它的隔離方法。如果電路元件之間的絕緣是依靠二氧化硅等介質(zhì)層來實現(xiàn)的，就叫做介質(zhì)隔離。一種較好的隔離方法是“等平面隔離”，它的底壁仍是PN結隔離，而側壁采用了介質(zhì)隔離。

2．隱埋工藝

在工藝流程和結構圖中，晶體管和硼擴電阻的下方，都做了一個N+隱埋擴散層，這與平面晶體管工藝不同。平面晶體管工藝一般是在N+硅襯底上生長N型外延層，制成的合格管芯被燒結在管架上，晶體管的集電極由下層N+硅襯底引出。而在集成電路工藝中，NPN管的集電極引線只能從硅片上面引入，這樣，由集電極到發(fā)射極的電流，必然從高阻的外延層上橫向流過，較平面晶體管的情形，電流流經(jīng)的路途大為增長，而通導的截面積卻大為減小，勢必使晶體管參數(shù)如飽和壓降、開關時間等變差，嚴重時會使電路無法正常工作。為解決這個問題，在TTL電路的制造過程中，增加了一道銻或砷擴散工序。在制作了N+引線孔橫向流動到發(fā)射區(qū)下部集電結時的串聯(lián)電阻，可視作外延層電阻和隱埋層電阻的并聯(lián)。計算表明，設置埋層有效地降低了集成晶體管的集電極串聯(lián)電阻。而在硼擴電阻下面設置N+埋層，可以改善電阻隔離島電位的均勻性，在電阻島接電情況不良時，N+埋層的存在可以減小P型電阻擴散區(qū)到襯底的穿通電流。

新型電路的出現(xiàn)，電路性能數(shù)的提高，往往基于工藝質(zhì)量的提高，或新工藝手段、新工藝流程的采用。如為了提高雙極型數(shù)字電路傳輸速度，出現(xiàn)了以薄外延層、淺結擴散和細光刻線為基本特征的所謂“高速工藝”。新型雙極數(shù)字電路中廣泛采用肖特基勢壘二極管(SBD)鉗位、離子注入技術和等平面隔離等工藝手段。在模擬集成電路的設計制造中，因元件品種增加、參數(shù)要求嚴格，工藝過程一般更為繁瑣。為適應電路品種增多、性能提高、新工藝手段的采用以及電路制造工藝流程的增刪、調(diào)整和改革，集成電路制造工藝處于不斷的變化發(fā)展之中。上面介紹的常規(guī)工藝流程是最基本的制造方法，由此工藝制得的TTL標準電路的分析方法所得的基本結論，對當前雙極型集成電路的設計制造具有指導性的意義。3.2.3MOS器件工藝流程

MOS集成電路由于其有源元件導電溝道的不同，又可分為PMOS集成電路、NMOS集成電路和CMOS集成電路。在PMOS、NMOS集成電路中，又因其負載元件的不同而分為E/R(電阻負載)、E/E(增強型MOS管負載)、E/D(耗盡型MOS管負載)MOS集成電路。各種MOS集成電路的制造工藝不盡相同，MOS集成電路制造工藝根據(jù)柵電極的不同可分為鋁柵工藝(柵電極為鋁)和硅柵工藝(柵電極為摻雜多晶硅)。由于CMOS集成電路具有靜態(tài)功耗低、電源電壓范圍寬、輸出電壓幅度寬(無閾值損失)，且高速度、高密度，可與TTL電路兼容，因此使用廣泛。

在CMOS電路中，P溝MOS管作為負載器件，N溝MOS管作為驅(qū)動器件，這就要求在同一個襯底上制造PMOS管和NMOS管，所以必須把一種MOS管做在襯底上，而另一種MOS管做在比襯底濃度高的阱中。根據(jù)阱的導電類型，CMOS電路又可分為P阱CMOS、N阱CMOS和雙阱CMOS電路。傳統(tǒng)的CMOSIC工藝采用P阱工藝，這種工藝中用來制作NMOS管的P阱，是通過向高阻N型硅襯底中擴散(或注入)硼而形成的。N阱工藝與它相反，是向高阻的P型硅襯底中擴散(或注入)磷，形成一個作PMOS管的阱，由于NMOS管做在高阻的P型硅襯底上，因而降低了NMOS管的結電容及襯底偏置效應。這種工藝的最大優(yōu)點是和NMOS器件具有良好的兼容性。雙阱工藝是在高阻的硅襯底上，同時形成具有較高雜質(zhì)濃度的P阱和N阱，NMOS管和PMOS管分別作在這兩個阱中。這樣，可以獨立調(diào)節(jié)兩種溝道MOS管的參數(shù)，以使CMOS電路達到最優(yōu)的特性，而且兩種器件之間的距離，也因采用獨立的阱而減小，以適合于高密度的集成，但其工藝比較復雜。以上統(tǒng)稱為體硅CMOS工藝，此外還有SOS-CMOS工藝(藍寶石上外延硅膜)、SOI-CMOS工藝(絕緣體上生長硅單晶薄膜)，它們從根本上消除了體硅CMOS電路中固有的寄生閂鎖效應，而且由于元器件間是空氣隔離的，有利于高密度集成，且結電容和寄生電容小，速度快，抗輻射性能好，SOI-CMOS工藝還可望做成立體電路。但這些工藝成本高，硅膜質(zhì)量不如體硅，所以只在一些特殊用途(如軍用、航天)中才用。

MOS晶體管與MOS集成電路在制作工藝上大致相同，只是后者更加復雜一些而已，現(xiàn)舉例說明。

1．鋁柵N型溝道MOS晶體管工藝流程

鉆柵N型溝通MOS晶體管工藝流程如圖3-11所示。圖3-11鋁柵N型溝道MOS晶體管工藝流程圖

2．P阱鋁柵CMOS集成電路工藝流程

CMOS-IC主要器件是N溝道和P溝道MOS增強管組成的CMOS倒相器。P阱是將N溝道MOS增強管制作于P阱中，而將P溝道增強管制作在硅襯底上。P阱鋁柵CMOS工藝流程如圖3-12所示。圖3-12P阱鋁柵CMOS集成電路工藝流程圖

3．P阱硅柵CMOS工藝過程

典型的P阱硅柵CMOS工藝從襯底清洗到中間測試，總共50多道工序，需要5次離子注入、10次光刻。下面結合主要工藝流程來介紹P阱硅柵CMOS集成電路中元件的形成過程。圖3-13所示是P阱硅柵CMOS反相器的工藝流程及芯片剖面示意圖。

主要流程簡單介紹如下：

(1)阱區(qū)光刻，刻出阱區(qū)注入孔。

(2)阱區(qū)注入及推進，形成阱區(qū)。

(3)去除SiO2，長薄氧，長Si3N4。

(4)有源區(qū)光刻，刻出P管、N管的源、漏和柵區(qū)。

(5)?N管場區(qū)光刻，刻出N管場區(qū)注入孔。N管場區(qū)注入，以提高場開啟，減少閂鎖效應及改善阱的接觸。

(6)長場氧，漂去SiO2及Si3N4，然后長柵氧。

(7)?P管區(qū)光刻(用阱區(qū)光刻的負版)。P管區(qū)注入，調(diào)節(jié)PMOS管的開啟電壓，然后長多晶。

(8)?多晶硅光刻，形成多晶硅柵及多晶硅電阻。

(9)?P+區(qū)光刻，刻去P管區(qū)的膠。P+區(qū)注入，形成PMOS管的源漏區(qū)及P+保護環(huán)。

(10)?N+區(qū)光刻，刻去N管區(qū)的膠。N+區(qū)注入，形成NMOS管的源漏區(qū)及N+保護環(huán)。

(11)長PSG。

(12)引線孔光刻?？稍谏L后先開一次孔，然后在磷硅玻璃回流及結注入推進后再開第二次孔。

(13)鋁引線光刻、壓焊塊光刻。圖3-13P阱硅柵CMOS反相器的工藝流程圖

4.?N阱硅柵CMOS工藝過程

N阱硅柵CMOS制造工藝步驟(見圖3-14)類似于P阱CMOS(除了采用N阱外)。N阱硅柵CMOS制造工藝的優(yōu)點是可以利用傳統(tǒng)的NMOS工藝，只要稍加改進，就可以形成N阱。圖3-14N阱硅柵CMOS反相器的工藝流程圖

5.雙阱硅柵CMOS工藝

與傳統(tǒng)P阱工藝相比，用雙阱CMOS工藝作出的N溝MOS電容較低、襯底偏置效應小。同理，與傳統(tǒng)N阱工藝相比，用雙阱CMOS工藝作出的P溝MOS性能更好。

雙阱CMOS工藝流程除了阱的形成這一步外，其余都與P阱工藝類似。通常雙阱CMOS工藝采用的原始材料是在N+或P+襯底上外延一層輕摻雜的外延層，以防止閂鎖效應。雙阱硅柵CMOS反相器剖面示意圖如圖3-15所示。圖3-15雙阱硅柵CMOS反相器剖面示意圖雙阱CMOS工藝流程簡述如下：

(1)光刻，確定阱區(qū)。

(2)?N阱注入和選擇氧化。

(3)?P阱注入。

(4)推進，形成N阱、P阱。

(5)場區(qū)氧化。

(6)光刻，確定需要生長柵氧化層的區(qū)域。

(7)生長柵氧化層。(8)光刻，確定注B+區(qū)域，注B+。

(9)淀積多晶硅，多晶硅摻雜。

(10)光刻，形成多晶硅圖形。

(11)光刻，確定P+區(qū)，注硼形成P+區(qū)

(12)光刻，確定N+區(qū)，注磷形成N+區(qū)。

(13)?LPCVD生長二氧化硅層。

(14)光刻，刻蝕接觸孔。

(15)淀積鋁。

(16)反刻鋁，形成鋁連線。3.2.4Bi-CMOS工藝

Bi-CMOS工藝是把雙極器件和CMOS器件同時制作在同一芯片上，它綜合了雙極器件高跨導、強負載驅(qū)動能力和CMOS器件高集成度、低功耗的優(yōu)點，使其互相取長補短，發(fā)揮各自的優(yōu)點，它給高速、高集成度、高性能的LSI及VLSI的發(fā)展開辟了一條新的道路。

對Bi-CMOS工藝的基本要求是將兩種器件組合在同一芯片上，兩種器件各具優(yōu)點，由此得到的芯片具有良好的綜合性能，而且相對雙極和CMOS工藝來說，不增加過多的工藝步驟。許多種各具特色的Bi-CMOS工藝，歸納起來大致可分為兩大類：一類是以CMOS工藝為基礎的Bi-CMOS工藝，其中包括P阱Bi-CMOS和N阱Bi-CMOS兩種工藝；另一類是以標準雙極工藝為基礎的Bi-CMOS工藝，其中包括P阱Bi-CMOS和雙阱Bi-CMOS兩種工藝。當然，以CMOS工藝為基礎的Bi-CMOS工藝對保證其器件中的CMOS器件的性能比較有利，而以雙極工藝為基礎的Bi-CMOS工藝對提高其器件中的雙極器件的性能有利。影響B(tài)i-CMOS器件性能的主要是雙極部分，因此以雙極工藝為基礎的Bi-CMOS工藝用得較多。下面簡要介紹這兩大類Bi-CMOS工藝的主要步驟及其芯片的剖面情況。

1.以雙極工藝為基礎的Bi-CMOS工藝

1)以雙極工藝為基礎的P阱Bi-CMOS工藝

以CMOS工藝為基礎的Bi-CMOS工藝中，影響B(tài)i-CMOS電路性能的主要是雙極型器件。顯然，若以雙極工藝為基礎，對提高雙極型器件的性能是有利的。圖3-16所示的是以典型的PN結隔離雙極型工藝為基礎的P阱Bi-CMOS器件結構的剖面示意圖。它采用<100>P型襯底、N+埋層、N型外延層，在外延層上形成P阱結構。該工藝采用成熟的PN結對通隔離技術。為了獲得大電流下低的飽和壓降，采用高濃度的集電極接觸擴散；為防止表面反型，采用溝道截止環(huán)。NPN管的發(fā)射區(qū)擴散與NMOS管的源(S)漏(D)區(qū)摻雜和橫向PNP管及縱向PNP管的基區(qū)接觸擴散同時進行；NPN管的基區(qū)擴散與橫向PNP管的集電區(qū)、發(fā)射區(qū)擴散，縱向PNP管的發(fā)射區(qū)擴散，PMOS管的源漏區(qū)的擴散同時完成。柵氧化在PMOS管溝道注入之后進行。圖3-16以PN結隔離雙極型工藝為基礎的

P阱Bi-CMOS器件結構剖面圖這種結構克服了以P阱CMOS工藝為基礎的Bi-CMOS結構的缺點，而且還可以用此工藝獲得對高壓、大電流很有用的縱向PNP管和LDMOS及VDMOS結構，以及在模擬電路中十分有用的I2L等器件結構。

2)以雙極工藝為基礎的雙阱Bi-CMOS工藝

以雙極工藝為基礎的P阱Bi-CMOS工藝雖然得到了較好的雙極器件性能，但是CMOS器件的性能不夠理想。為了進一步提高Bi-CMOS電路的性能，滿足雙極和CMOS兩種器件的不同要求，可采用圖3-17所示的以雙極工藝為基礎的雙埋層、雙阱結構的Bi-CMOS工藝。圖3-17雙極工藝為基礎的雙埋層、雙阱結構的Bi-CMOS工藝圖這種結構的特點是采用N+及P+雙埋層雙阱結構，采用薄外延層來實現(xiàn)雙極器