微處理器ppt2.ppt

1、微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì),第二章 計(jì)算機(jī)系統(tǒng)的結(jié)構(gòu)組成與工作原理,2.1 計(jì)算機(jī)系統(tǒng)的基本結(jié)構(gòu)與組成 層次模型 Hiberarchy 結(jié)構(gòu)Architecture、組成Organization與實(shí)現(xiàn)Realization 2.2 計(jì)算機(jī)系統(tǒng)的工作原理 馮諾依曼計(jì)算機(jī)架構(gòu) 模型機(jī)：系統(tǒng)結(jié)構(gòu)、指令集、工作流程 2.3 微處理器體系結(jié)構(gòu)的改革 改進(jìn)：指令集(RISC/CISC)、分層存儲(chǔ)器 、高速總線/接口 改變：流水線、超標(biāo)量、超長(zhǎng)指令字、多機(jī)/核、多線程 2.4 計(jì)算機(jī)體系結(jié)構(gòu)分類(lèi) 2.5 計(jì)算機(jī)性能評(píng)測(cè)Performance 字長(zhǎng)、存儲(chǔ)容量、運(yùn)算速度,并行技術(shù),2020/7/31,2,

2、/ 50,Flynn,第二章 習(xí)題,作業(yè)：26、14、15 思考：1、713,2020/7/31,3/32,2020/7/31,3,/ 50,第 二 章 結(jié) 束,計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu),（a）圖自下而上反映了系統(tǒng)逐級(jí)生成的過(guò)程，自上而下反映了系統(tǒng)求解問(wèn)題的過(guò)程； 軟硬件的邏輯等價(jià)性可以表現(xiàn)為：硬件軟化（如RISC思想）、軟件硬化（如CISC思想）、固件化（如微程序） ； （b）圖中的虛擬機(jī)：與某種特殊編程語(yǔ)言對(duì)應(yīng)的假想硬件機(jī)器,微體系結(jié)構(gòu)層 （微程序或硬連邏輯）,操作系統(tǒng)層,語(yǔ)言處理層（解釋、編譯）,用戶程序?qū)樱ㄕZ(yǔ)言編程）,系統(tǒng)分析層（數(shù)學(xué)模型、算法）,硬核級(jí),數(shù)字邏輯層（硬件）,指令系統(tǒng)層（機(jī)

3、器語(yǔ)言指令）,應(yīng)用語(yǔ)言虛擬機(jī),高級(jí)語(yǔ)言虛擬機(jī),匯編語(yǔ)言虛擬機(jī),操作系統(tǒng)虛擬機(jī),機(jī)器語(yǔ)言級(jí),微程序級(jí),寄存器級(jí)（硬件）,硬件系統(tǒng)：異常處理機(jī)構(gòu)、指令系統(tǒng)、CPU、存儲(chǔ)器、I/O及通信子系統(tǒng),系統(tǒng)軟件：操作系統(tǒng)、編譯器、數(shù)據(jù)庫(kù)管理系統(tǒng)、Web瀏覽器、設(shè)備驅(qū)動(dòng)、中斷服務(wù)程序,應(yīng)用軟件,體系結(jié)構(gòu)、組成與實(shí)現(xiàn),體系結(jié)構(gòu)Architecture 程序員關(guān)心的計(jì)算機(jī)概念結(jié)構(gòu)與功能特性 如：確定指令集中是否有乘法指令； 計(jì)算機(jī)組成Organization 從硬件角度關(guān)注物理機(jī)器的組織（功能部件及互連） 如：乘法指令由專(zhuān)用乘法器還是用加法器實(shí)現(xiàn) 計(jì)算機(jī)實(shí)現(xiàn)Realization 底層的器件技術(shù)、微組裝技術(shù)、冷卻

4、技術(shù)等 如：加法器底層的物理器件類(lèi)型及微組裝技術(shù),2020/7/31,6,/ 50,系列機(jī):相同的體系結(jié)構(gòu)，不同的組成,計(jì)算機(jī)的體系結(jié)構(gòu),1946年，美國(guó)賓夕法尼亞大學(xué)莫爾學(xué)院的物理學(xué)博士Mauchley和電氣工程師Eckert領(lǐng)導(dǎo)的小組研制成功世界上第一臺(tái)數(shù)字式電子計(jì)算機(jī)ENIAC（十進(jìn)制）。 著名的美籍匈牙利數(shù)學(xué)家Von Neumann參加了為改進(jìn)ENIAC而舉行的一系列專(zhuān)家會(huì)議，研究了新型計(jì)算機(jī)的體系結(jié)構(gòu)。 1949年，英國(guó)劍橋大學(xué)的威爾克斯等人在EDSAC 機(jī)上實(shí)現(xiàn)了馮諾依曼模式。 直至今天馮諾依曼體系結(jié)構(gòu)依然是絕大多數(shù)數(shù)字計(jì)算機(jī)的基礎(chǔ)。,2020/7/31,7,/ 50,計(jì)算機(jī)的組成

5、（1）,功能部件,計(jì)算機(jī)的組成（2）,總線結(jié)構(gòu)部件的互聯(lián),2020/7/31,9,/ 50,計(jì)算機(jī)的組成（3）,同步數(shù)字系統(tǒng)數(shù)據(jù)的處理、傳輸與控制,2020/7/31,10,/ 50,計(jì)算機(jī)的實(shí)現(xiàn),半導(dǎo)體技術(shù) 制造技術(shù) 封裝技術(shù) 裝配技術(shù) 電源技術(shù) 冷卻技術(shù) ,2020/7/31,11,/ 50,體系結(jié)構(gòu)角度的多層結(jié)構(gòu),硬件向上提供的接口： 指令系統(tǒng) 異常事件 端口定義,2020/7/31,12,/ 50,組織角度的多層結(jié)構(gòu),13/32,2020/7/31,2020/7/31,13,/ 50,設(shè)計(jì)指令代碼； 產(chǎn)生控制信號(hào)； 數(shù)據(jù)的存儲(chǔ)；,算術(shù)、邏輯操作功能部件， 寄存器,解釋指令； 產(chǎn)生控制信

6、號(hào)； 管理執(zhí)行順序,馮諾依曼體系結(jié)構(gòu),硬件組成 五大部分 運(yùn)算器、存儲(chǔ)器、控制器、輸入設(shè)備、輸出設(shè)備 以存儲(chǔ)器為中心 信息表示：二進(jìn)制 計(jì)算機(jī)內(nèi)部的控制信息和數(shù)據(jù)信息均采用二進(jìn)制表示，并存放在同一個(gè)存儲(chǔ)器中。 工作原理：存儲(chǔ)程序/指令(控制)驅(qū)動(dòng) 編制好的程序(包括指令和數(shù)據(jù))預(yù)先經(jīng)由輸入設(shè)備輸入并保存在存儲(chǔ)器中； 計(jì)算機(jī)開(kāi)始工作后，在不需要人工干預(yù)的情況下由控制器自動(dòng)、高速地依次從存儲(chǔ)器中取出指令并加以執(zhí)行。,模型機(jī)體系結(jié)構(gòu),基于總線的馮諾依曼架構(gòu)模型機(jī) 總線子系統(tǒng)：作為公共通道連接各子部件，用于實(shí)現(xiàn)各部件之間的數(shù)據(jù)、信息等的傳輸和交換 存儲(chǔ)器子系統(tǒng)：用來(lái)存放當(dāng)前的運(yùn)行程序和數(shù)據(jù) 輸入輸出子

7、系統(tǒng)：用于完成計(jì)算機(jī)與外部的信息交換 CPU子系統(tǒng)：集成了運(yùn)算器、控制器和寄存器的超大規(guī)模集成電路芯片(VLSI),2020/7/31,15,/ 50,共享的信息傳輸通路,模型機(jī)總線結(jié)構(gòu),按傳輸信息的不同，可將總線分為數(shù)據(jù)總線DB、地址總線AB和控制總線CB三類(lèi)： 地址總線通常是單向的，由主設(shè)備(如CPU)發(fā)出，用于選擇讀寫(xiě)對(duì)象(如某個(gè)特定的存儲(chǔ)單元或外部設(shè)備)； 數(shù)據(jù)總線用于數(shù)據(jù)交換，通常是雙向的； 控制總線包括真正的控制信號(hào)線(如讀/寫(xiě)信號(hào))和一些狀態(tài)信號(hào)線(如是否已將數(shù)據(jù)送上總線)，用于實(shí)現(xiàn)對(duì)設(shè)備的監(jiān)視和控制。,CPU,RAM,ROM,I/O接口,外設(shè),AB,DB,CB,2020/7/3

8、1,16,/ 50,模型機(jī)內(nèi)存儲(chǔ)器,存儲(chǔ)器組織由許多字節(jié)單元組成，每個(gè)單元都有一個(gè)唯一的編號(hào)（存儲(chǔ)單元地址），保存的信息稱(chēng)為存儲(chǔ)單元內(nèi)容。 訪問(wèn)(讀或?qū)?存儲(chǔ)單元 ：存儲(chǔ)單元地址經(jīng)地址譯碼后產(chǎn)生相應(yīng)的選通信號(hào)，同時(shí)在控制信號(hào)的作用下讀出存儲(chǔ)單元內(nèi)容到數(shù)據(jù)緩沖器，或?qū)?shù)據(jù)緩沖器中的內(nèi)容寫(xiě)入選定的單元。,程序和數(shù)據(jù)（程序執(zhí)行時(shí)產(chǎn)生的或者變量、靜態(tài)數(shù)據(jù)等）分段存放,通用寄存器組 堆棧指針SP 程序計(jì)數(shù)器PC,微 操 作 控 制 電 路,控制總線CB,地址總線AB,數(shù)據(jù)總線DB,運(yùn)算器,寄存器組,控制器,模型機(jī)CPU子系統(tǒng),2020/7/31,18,/ 50,模型機(jī)指令系統(tǒng),指令是發(fā)送到CPU的命令，

9、指示CPU執(zhí)行一個(gè)特定的處理，如從存儲(chǔ)器取數(shù)據(jù)、對(duì)數(shù)據(jù)進(jìn)行邏輯運(yùn)算等。CPU可以處理的全部指令集合稱(chēng)為指令集(Instruction Set)。指令集結(jié)構(gòu)(ISA，Instruction Set Architecture) 是體系結(jié)構(gòu)的主要內(nèi)容之一，對(duì)CPU的基本組織會(huì)產(chǎn)生非常大的影響。ISA功能設(shè)計(jì)實(shí)際就是確定軟硬件的功能分配。 指令通常包含操作碼和操作數(shù)兩部分。操作碼指明要完成操作的性質(zhì)，如加、減、乘、除、數(shù)據(jù)傳送、移位等；操作數(shù)指明參加上述規(guī)定操作的數(shù)據(jù)或數(shù)據(jù)所存放的地址。,模型機(jī)常用匯編指令,模型機(jī)工作原理,計(jì)算機(jī)的工作本質(zhì)上就是執(zhí)行程序的過(guò)程。 順序執(zhí)行:一個(gè)具有獨(dú)立功能的程序獨(dú)占處

10、理機(jī)直至最終結(jié)果。 非順序執(zhí)行 轉(zhuǎn)移（jump）：執(zhí)行條件/無(wú)條件轉(zhuǎn)移指令，不返回 過(guò)程（procedure）調(diào)用：主程序調(diào)用子程序后返回?cái)帱c(diǎn) 中斷（interrupt）：外界突發(fā)事件處理完后返回?cái)帱c(diǎn) 異常（ exception）： 程序本身產(chǎn)生的某些例外處理完后重新執(zhí)行 陷阱(trap) ： 程序本身產(chǎn)生某些例外條件處理完后返回?cái)帱c(diǎn),2020/7/31,21,/ 50,每條指令執(zhí)行的基本過(guò)程可以分為取指令(fetch)、分析指令(decode)和執(zhí)行指令(execute)三個(gè)階段。,程序的執(zhí)行過(guò)程,取指令、分析指令、執(zhí)行指令,AB,DB,地址譯碼,讀控制,MOV 5CH, R1 ADD R1

11、, 2EH, R2,1,2020/7/31,22,/ 50,R1(5CH),R2(8AH),對(duì)馮諾依曼體系結(jié)構(gòu)的改進(jìn),改進(jìn) CPU指令集 存儲(chǔ)器子系統(tǒng) 輸入/輸出子系統(tǒng) 改變 改變串行執(zhí)行模式，發(fā)展并行技術(shù)； 改變控制方式，發(fā)展數(shù)據(jù)、需求、模式等其它驅(qū)動(dòng)方式；,3-6章重點(diǎn),指令功能、指令格式、尋址方式,分層結(jié)構(gòu),高速總線+多種接口方式,馮諾依曼型計(jì)算機(jī)的本質(zhì)特點(diǎn)也造成了其瓶頸： 指令執(zhí)行的串行性 存儲(chǔ)器讀取的串行性,不同的指令集設(shè)計(jì)策略：CISC與RISC,CISC（Complex Instruction Set Computer，復(fù)雜指令集計(jì)算機(jī)） 不斷增強(qiáng)指令的功能以及設(shè)置更復(fù)雜的新指令

12、取代原先由程序段完成的功能，從而實(shí)現(xiàn)軟件功能的硬化。 RISC（Reduced Instruction Set Computer，精簡(jiǎn)指令集計(jì)算機(jī)） 通過(guò)減少指令種類(lèi)和簡(jiǎn)化指令功能來(lái)降低硬件設(shè)計(jì)復(fù)雜度，從而提高指令的執(zhí)行速度。,現(xiàn)代計(jì)算機(jī)：RISC+CISC,2020/7/31,24,/ 50,2020/7/31,25,/ 50,CISC的特點(diǎn)及設(shè)計(jì)思想,美國(guó)加州大學(xué)Berkeley分校的研究結(jié)果表明： 許多復(fù)雜指令很少被使用，“2-8原則” 控制器硬件復(fù)雜（指令多， 且具有不定長(zhǎng)格式和復(fù)雜的 數(shù)據(jù)類(lèi)型），占用了大量芯 片面積，且容易出錯(cuò)； 指令操作繁雜，速度慢； 指令規(guī)整性不好，不利于 采用

13、流水線技術(shù)提高性能。,2020/7/31,26,/ 50,RISC的特點(diǎn)及設(shè)計(jì)思想,RISC機(jī)的設(shè)計(jì)應(yīng)當(dāng)遵循以下五個(gè)原則： 指令條數(shù)少，格式簡(jiǎn)單，易于譯碼； 提供足夠的寄存器，只允許load和store指令訪問(wèn)內(nèi)存； 指令由硬件直接執(zhí)行， 在單個(gè)周期內(nèi)完成； 充分利用流水線； 依賴(lài)優(yōu)化編譯器的作用； 尋址方式簡(jiǎn)單,CISC與RISC的數(shù)據(jù)流,2020-7-31,27/86,2020/7/31,27,/ 50,分層的存儲(chǔ)子系統(tǒng),設(shè)計(jì)目標(biāo)：整個(gè)存儲(chǔ)系統(tǒng)速度接近M1而價(jià)格和容量接近Mn,2020/7/31,28,/ 50,對(duì)存儲(chǔ)系統(tǒng)的期望？,容量大、速度快、價(jià)格合理,解決之道：,把不同的存儲(chǔ)設(shè)備按層

14、次結(jié)構(gòu)組織起來(lái),其他改善存儲(chǔ)器帶寬的方法,并行存儲(chǔ)器,雙端口存儲(chǔ)器,哈佛體系結(jié)構(gòu),2020/7/31,29,/ 50,2020/7/31,30,/ 50,現(xiàn)代高速總線,高速并行總線,高速總線串行化,多級(jí)總線結(jié)構(gòu),北橋,南橋,前端總線Front Side Bus,輸入/輸出管理方式,2020/7/31,32,/ 50,計(jì)算機(jī)體系結(jié)構(gòu)的演進(jìn)：并行處理技術(shù),指令級(jí)并行技術(shù)ISP 流水線、超標(biāo)量、超長(zhǎng)指令字 系統(tǒng)級(jí)并行技術(shù)SLP 多處理器（多機(jī)/多核）、多磁盤(pán) 線程級(jí)并行技術(shù)TLP 同時(shí)多線程SMT 電路級(jí)并行技術(shù)CLP 組相聯(lián)cache、先行進(jìn)位加法器,并行處理技術(shù)實(shí)現(xiàn)多個(gè)處理器或處理器模塊的并行性

15、，其基本思想包括時(shí)間重疊（time interleaving）、資源重復(fù)（resource replicaiton）和資源共享（resource sharing）。,流水線技術(shù),可通過(guò)分割邏輯，插入緩沖寄存器（流水線Reg）來(lái)構(gòu)建,2020/7/31,34,/ 50,非流水邏輯,流水邏輯,功能分割,保存流水段數(shù)據(jù),指令的硬件實(shí)現(xiàn),指令時(shí)空?qǐng)D,順序執(zhí)行,4級(jí)流水線執(zhí)行,流水線滿載,2020/7/31,35,/ 50,時(shí)間重疊，性能提高！,更細(xì)的流水線,取指（FI） 指令譯碼（DI） 計(jì)算操作數(shù)地址（CO） 取操作數(shù)（FO） 執(zhí)行指令（EI） 寫(xiě)操作數(shù)（WO）,36/86,2020/7/31,36

16、,/ 50,流水線CPU的特點(diǎn),優(yōu)點(diǎn)： 通過(guò)指令級(jí)并行來(lái)提高性能。 缺點(diǎn)： 增加了硬件成本。 流水寄存器會(huì)引入延遲和時(shí)鐘偏移，這些額外開(kāi)銷(xiāo)會(huì)使每條指令的執(zhí)行時(shí)間有所增加，同時(shí)限制了流水線的深度。 流水線中各段的操作存在關(guān)聯(lián)（dependence）時(shí)可能會(huì)引起流水線中斷，從而影響流水線的性能和效率。,2020-7-31,37/86,2020/7/31,37,/ 50,加快指令的執(zhí)行,插入了流水寄存器及相關(guān)控制邏輯,流水線沖突,理想流水線的性能：每個(gè)時(shí)鐘周期完成一條指令 實(shí)際流水機(jī)器中可能存在冒險(xiǎn)(hazard)導(dǎo)致停頓： 數(shù)據(jù)沖突（如后面的計(jì)算要用到前面的結(jié)果） 定向技術(shù)可將結(jié)果數(shù)據(jù)從其產(chǎn)生的地

17、方直接傳送到所有需要它的功能部件 編譯器可利用流水線調(diào)度（scheduling）技術(shù)來(lái)重新組織指令順序 結(jié)構(gòu)沖突（硬件資源不夠） 增加額外的同類(lèi)型資源 改變資源的設(shè)計(jì)使其能被同時(shí)使用 控制沖突（分支等跳轉(zhuǎn)指令引起 ） 可采用分支預(yù)測(cè)及預(yù)測(cè)執(zhí)行技術(shù)最大限度地使處理器各部分保持運(yùn)行狀態(tài)。,多端口的寄存器堆,哈佛結(jié)構(gòu)存儲(chǔ)器、超標(biāo)量,2020/7/31,38,/ 50,流水線數(shù)據(jù)沖突及解決方案,2020/7/31,39,/ 50,亂序執(zhí)行,定向技術(shù),流水線結(jié)構(gòu)沖突,例如，訪存沖突只有一個(gè)存儲(chǔ)器，若不同指令的訪存操作在流水線的不同部件里同時(shí)發(fā)生，則產(chǎn)生結(jié)構(gòu)沖突。,超標(biāo)量CPU的體系結(jié)構(gòu),超標(biāo)量技術(shù)：可在

18、一個(gè)時(shí)鐘周期內(nèi)對(duì)多條指令進(jìn)行并行處理，使CPI小于1； 特點(diǎn)：處理器中有兩個(gè)或兩個(gè)以上的相同的功能部件； 要求操作數(shù)之間必須沒(méi)有相關(guān)性；,整數(shù)指令,浮點(diǎn)指令,2020/7/31,41,/ 50,超標(biāo)量流水線,有5個(gè)執(zhí)行單元的超標(biāo)量流水線,有2套硬件的超標(biāo)量流水線CPU,共用一個(gè)取指單元的5段雙流水線,2020/7/31,42,/ 50,?,超標(biāo)量處理機(jī)一般概念性結(jié)構(gòu),instruction fetching 多個(gè)流水線讀取及轉(zhuǎn)移預(yù)測(cè)邏輯 instruction decoding 并行譯碼器，預(yù)譯碼技術(shù) instruction dispatching 動(dòng)態(tài)規(guī)劃 instruction execu

19、tion 多個(gè)流水線功能單元 instruction completion 暫存結(jié)果數(shù)據(jù) instruction retiring 真正更新Reg和Mem中的結(jié)果數(shù)據(jù),超標(biāo)量結(jié)構(gòu)機(jī)器的例子,兩條輸入流水線,三條執(zhí)行流水線,每個(gè)時(shí)鐘周期可從存儲(chǔ)器中獲取兩條指令,用于執(zhí)行不需要訪問(wèn)存儲(chǔ)器的指令,可處理所有需要或不需要訪問(wèn)存儲(chǔ)器的指令,可用于進(jìn)行乘、除類(lèi)較復(fù)雜的算術(shù)運(yùn)算,決定應(yīng)使用哪一條執(zhí)行流水線,2020/7/31,44,/ 50,2020/7/31,45,/ 50,超長(zhǎng)指令字VLIW（Very Long Instruction Word）依靠編譯器在編譯時(shí)找出指令之間潛在的并行性，并通過(guò)指令調(diào)度

20、把可能出現(xiàn)的數(shù)據(jù)沖突減少到最小，最后把能并行執(zhí)行的多條指令組裝成一條很長(zhǎng)的指令，然后由處理機(jī)中多個(gè)相互獨(dú)立的執(zhí)行部件分別執(zhí)行長(zhǎng)指令中的一個(gè)操作，即相當(dāng)于同時(shí)執(zhí)行多條指令。 VLIW處理機(jī)能否成功，很大程度上取決于代碼壓縮的效率，其編譯程序和體系結(jié)構(gòu)的 關(guān)系非常密切，缺乏對(duì)傳 統(tǒng)軟件和硬件的兼容，因 而不大適用一般應(yīng)用領(lǐng)域。,VLIW處理機(jī),2020/7/31,46,/ 50,多機(jī)并行系統(tǒng),大規(guī)模并行處理機(jī)（MPP）是一種價(jià)格昂貴的超級(jí)計(jì)算機(jī)，它由許多CPU通過(guò)高速專(zhuān)用互聯(lián)網(wǎng)絡(luò)連接。 機(jī)群（cluster）由多臺(tái)同構(gòu)或異構(gòu)的獨(dú)立計(jì)算機(jī)通過(guò)高性能網(wǎng)絡(luò)或局域網(wǎng)連在一起協(xié)同完成特定的并行計(jì)算任務(wù)。 刀

21、片（blade）通常指包含一個(gè)或多個(gè)CPU、內(nèi)存以及網(wǎng)絡(luò)接口的服務(wù)器主板。通常一個(gè)刀片柜共享其它外部I/O和電源，而輔助存儲(chǔ)器則有距離刀片柜較近的存儲(chǔ)服務(wù)器提供。 網(wǎng)格（Network）是一組由高速網(wǎng)絡(luò)連接的不同的計(jì)算機(jī)系統(tǒng)，可以相互合作也可獨(dú)立工作。網(wǎng)格計(jì)算機(jī)將接受中央服務(wù)器分配的任務(wù)，然后在不忙的時(shí)候（如晚上或周末）執(zhí)行這些任務(wù)。,2020/7/31,47,/ 50,多核處理器,資源重復(fù),多線程技術(shù),單片多處理器(Chip MulitProcessor，CMP) 問(wèn)題：晶體管數(shù)量、芯片面積及芯片發(fā)熱量 多線程處理器(Multithreaded Processor) 細(xì)粒度多線程(Fine-Grail Multithreading)在每個(gè)指令中切換線程，處理器必須能在每個(gè)時(shí)鐘周期切換線程。其優(yōu)點(diǎn)是可以隱藏停頓引起的吞吐量損失；缺點(diǎn)是單個(gè)線程處理速度變慢了。 粗粒度多線程(Coarse-