SOC_encounter使用說明.ppt

1、SOC Encounter使用說明,Version 7.1,2011.01.09,概要,在本篇ppt中，主要以一個(gè)32位的流水線加法器設(shè)計(jì)為例，介紹SOC Encounter V7.1版本自動(dòng)布局布線工具的主要使用方法及步驟。,目錄,以加法器為例，將綜合后的結(jié)果導(dǎo)入SOC Encounter, 生成GDSII版圖分為以下幾個(gè)步驟: Data Preparation Import design Floorplan Power Planning and Routing Place Synthesizing Clock Trees Route Export design,Data Preparati

2、on,以一32位流水線加法器設(shè)計(jì)為例，需要的文件包括： 綜合后的網(wǎng)表netlist.v。 綜合后的約束文件netlist.sdc，注意需要將該文件中的端口名都改為其對(duì)應(yīng)的pad端口名。 在綜合后的網(wǎng)表netlist.v基礎(chǔ)上，寫一個(gè)包含pad的頂層文件top.v。該文件中定義了所有的pad端口，將包含pad端口模塊作為頂層模塊，調(diào)用原設(shè)計(jì)頂層模塊add_16_2。 定義各個(gè)pads在設(shè)計(jì)中具體位置的文件pad.io。 以上文件包含在文件夾Encounter_Calibre_ppt/ Encounter中。,0.18um庫文件：時(shí)序庫，LEF物理庫，GDS文件，RC提取的電容表，噪聲cdB庫。

3、以上庫均包含在服務(wù)器81或82 /home/lib/SMIC_0.18um_Logic_Lib路徑下，下章導(dǎo)入設(shè)計(jì)將具體介紹文件和庫的具體導(dǎo)入。,Import design,1. 運(yùn)行“encounter”命令啟動(dòng)軟件SOC Encounter。 如圖：,菜單欄Design Import Design, 打開后如下：,3. 點(diǎn)load鍵選中之前保存的設(shè)置文件V1_X.conf，各項(xiàng)按上次保存的路徑加入相應(yīng)的文件，加完后如下圖：,4. 不同于3，或者直接給各項(xiàng)加入文件，具體如下： (1) 給Basic各項(xiàng)加入具體設(shè)計(jì):,(2) 給Advanced中GDS項(xiàng)加入文件:,GDS庫文件，包含標(biāo)準(zhǔn)單元和

4、數(shù)模IO單元3個(gè)文件,注：若設(shè)計(jì)中含有IP核，在設(shè)置時(shí)除上述要求外，還應(yīng)添加相應(yīng)IP核的LEF文件和GDS文件。,填入電源/地變量名,(3) 給Advanced中Power項(xiàng)填入電源/地的變量名：,（4）給Advanced中RC Extraction選項(xiàng)填入如下文件：,（5）給Advanced中SI Analysis項(xiàng)填入如下噪聲庫.cdB文件：,上述各項(xiàng)填好后，點(diǎn)save將此次的設(shè)置保存成.conf文件，然后點(diǎn)擊OK鍵即可導(dǎo)入設(shè)計(jì)，如下圖：,Floorplan,點(diǎn)擊菜單欄Floorplan Specify Floorplan,如下：,指定Core/Die的面積或者Core的利用率，如本例中指

5、定了Die的寬高分別為3200，3200um。具體的大小值可通過預(yù)估，試驗(yàn)幾次等方法進(jìn)行估算。 指定Core到IO/Die邊界的距離，以給電源環(huán)留下足夠的空間，本例中設(shè)定Core到IO邊界上下左右的距離都為100um。如下圖：,點(diǎn)擊菜單欄Floorplan Connect Global Nets，該步驟主要是實(shí)現(xiàn)全局Nets的連接，如電源，地線。,“Connect”項(xiàng)選擇Pin, Pin Name: VDD; “Scope”項(xiàng)選擇Apply All; To Global Net: VDD。選擇好后點(diǎn)擊“Add to list”。,“Connect”項(xiàng)改為Tie High,其余不變，同上，點(diǎn)擊“

6、Add to list”。,“Connect”項(xiàng)改為Net Basename:VDD, 其余不變，同上，點(diǎn)擊“Add to list”。,同理，對(duì)VSS同樣如此操作，只需將Tie High改為Tie Low即可，操作完如下：,最后點(diǎn)擊“Apply”,將如上設(shè)置應(yīng)用。,Power Planning and Routing,點(diǎn)擊菜單欄Power Power Planning Add Rings, 如下圖：,Ring Configuration 選項(xiàng)設(shè)置電源地環(huán)所用的金屬層及其寬度、間距信息。如上圖，本例中環(huán)的上下左右部分分別采用Metal6, Metal6, Metal5, Metal5。因?yàn)榭紤]

7、到高層金屬的電阻較小，電源環(huán)通常采用較高層金屬，以盡量減小電壓降。 金屬寬度Width: 都設(shè)為10um; 間距Spacing；點(diǎn)擊 update以更新; offset: 設(shè)電源金屬環(huán)位于pad和core的中間，即選Center in channel項(xiàng)，如下圖：,電源環(huán)的具體參數(shù)需根據(jù)設(shè)計(jì)特點(diǎn)設(shè)定。,“Advanced” 選項(xiàng)中Wire Group選擇：Use wire group, Interleaving, Number of bits: 本例中設(shè)為2， 即將電源地環(huán)分為互相交叉的2條，具體形式可根據(jù)需要調(diào)節(jié)。如下圖：,上述設(shè)置完成后，點(diǎn)擊OK，電源環(huán)生成如下圖： 若設(shè)計(jì)中含IP核， 有時(shí)

8、需為IP核單獨(dú) 設(shè)置電源環(huán),點(diǎn)擊菜單欄Route Special Route, 即連接一些特殊的連線，如電源環(huán)與對(duì)應(yīng)的電源pad, 標(biāo)準(zhǔn)單元的電源地線等。如下圖：,Route選項(xiàng)中，選擇Pad pins, Standard cell pins選項(xiàng)，即連接電源環(huán)與對(duì)應(yīng)的電源pad，標(biāo)準(zhǔn)單元的電源地線，設(shè)置如下圖：,若設(shè)計(jì)存在Block，則 需要連接Block pins。,點(diǎn)擊OK后，生成的版圖如下：,點(diǎn)擊菜單欄Power Power Planning Add Stripes, 即在設(shè)計(jì)中加入電源條Stripes, 以防止整個(gè)版圖中電壓降過高。如下圖：,電源條線（power stripes）的確定

9、： 主要包含四個(gè)參數(shù)： 1.縱向電源條線的寬度： min：一般取垂直布線間距（pitch）的整數(shù)倍 max：一般不超過最小2輸入NAND門寬度的4倍 （SMIC0.18中為1.98um） 2.縱向電源條線的間距：一般100200um 3.橫向電源條線的寬度： 一般是標(biāo)準(zhǔn)單元高度的整數(shù)倍，1倍或2倍 （ SMIC0.18中為5.04um ） 4.橫向電源條線的間距：一般100200um,本例中設(shè)置為：Set Configuration選項(xiàng)中，Direction: Vertical,即垂直方向; Layer: 選擇與垂直的電源環(huán)同層金屬，即METAL5; Width:設(shè)為7.84um，實(shí)際根據(jù)設(shè)計(jì)

10、的功耗大小，以及電壓降情況的需要來設(shè)定其寬度與所需的條數(shù)。 Set Pattern選項(xiàng)中，選擇Number of sets: 設(shè)為8，即設(shè)定電源條的條數(shù)為8。 First/Last Stripe選項(xiàng)中，X from left/right: 都設(shè)為300um，考慮到Die的寬度為3200um, 8條Stripes的分布情況。,上述設(shè)置如下圖所示：,具體的電源條參數(shù)值需根據(jù)設(shè)計(jì)特點(diǎn)如功耗值，設(shè)計(jì)面積等信息進(jìn)行設(shè)定。,設(shè)置完成后，8條垂直電源條如下分布：,上述若發(fā)現(xiàn)存在Stripes未連接上，則點(diǎn)擊菜單欄Route Special Route, 只選擇Stripes(unconnected)選項(xiàng)，如

11、下圖：,然后點(diǎn)擊OK，自動(dòng)連接 可能存在的未連接上的Stripes。,Place,點(diǎn)擊菜單欄Place Standard Cells, 開始標(biāo)準(zhǔn)單元的布局，如下圖：,其中，將Number of Threads，即允許的同時(shí)運(yùn)行的CPU個(gè)數(shù)設(shè)為4， 根據(jù)需要及實(shí)際硬件資源情況進(jìn)行設(shè)置。,點(diǎn)擊OK后運(yùn)行，版圖結(jié)果如下：,點(diǎn)擊菜單欄Route Trial Route，進(jìn)行預(yù)布線，如下：,預(yù)布線完成后，設(shè)計(jì)如右圖：,點(diǎn)擊菜單欄Timing Extract RC, 提取RC信息，如下圖： 點(diǎn)擊菜單欄Timing Optimize, 進(jìn)行時(shí)鐘樹前時(shí)序優(yōu)化，如下圖：,Design Stage: 選擇Pre-

12、CTS項(xiàng)。 Optimization Type： 選擇右圖所示項(xiàng)。,查看顯示的優(yōu)化后的時(shí)序結(jié)果，若存在setup時(shí)間違規(guī)，則再進(jìn)行優(yōu)化，直到結(jié)果基本不再變好。如下圖存在setup的違規(guī)：,點(diǎn)擊菜單欄Place Tie Hi/Lo Add，即在設(shè)計(jì)中加入 Tie High/Low 單元，如下圖：,點(diǎn)擊Select選擇加入的Cell名，選擇TIEHI 和TIELO二種單元，如下圖， 然后點(diǎn)擊OK即可。,Synthesizing Clock Trees,點(diǎn)擊菜單欄Clock Design Clock, 開始生成時(shí)鐘樹，如下圖：,點(diǎn)擊Gen Spec，選擇進(jìn)行生成時(shí)鐘樹所用的Buffer的cell種類

13、，點(diǎn)擊Add,加入右邊Selected Cells欄，如下圖所示，然后點(diǎn)擊OK即可。,生成時(shí)鐘樹后，形成的版圖如下：（本例中由于設(shè)計(jì)非常小，但是pads 非常多，屬于pad限制面積型，因此下圖中的標(biāo)準(zhǔn)單元部分較小，core相當(dāng)稀疏。）,點(diǎn)擊菜單欄Timing Extract RC, 提取RC信息，如下圖： 點(diǎn)擊菜單欄Timing Optimize, 進(jìn)行時(shí)鐘樹后時(shí)序優(yōu)化，如下圖：,Design Stage: 選擇Post-CTS項(xiàng)。 Optimization Type： 選擇右圖所示項(xiàng)。,查看顯示的優(yōu)化后的時(shí)序結(jié)果，若存在違規(guī)，則再進(jìn)行優(yōu)化，直到結(jié)果已大體不再變好。本例中結(jié)果如下：,如圖，即存

14、在Setup時(shí)間的違規(guī)（負(fù)值）。,Route,點(diǎn)擊菜單欄Route NanoRoute Route，進(jìn)行最終的布線，如下圖：,在原來默認(rèn)設(shè)置基礎(chǔ)上，作如下設(shè)置： Routing Phase選項(xiàng)中，選中Optimize Via, Optimize Wire選項(xiàng)。 Concurrent Routing Features選項(xiàng)中，選中Insert Diodes, Diode Cell Name: ANTENNA，即布線時(shí)插入名為ANTENNA的二極管以修復(fù)天線效應(yīng); 選中Timing Driving項(xiàng)， Effort: 向右拉到最大，即采用時(shí)序驅(qū)動(dòng)的方式布線； 選中SI Driven項(xiàng)，即選擇了SI驅(qū)

15、動(dòng)方式，在布線時(shí)避免信號(hào)完整性問題；選中Litho Driven項(xiàng)，即選擇了光刻驅(qū)動(dòng)方式，布線時(shí)考慮了光刻問題，設(shè)置如下圖所示：,根據(jù)設(shè)計(jì)特點(diǎn)不同，這些選 項(xiàng)可靈活調(diào)整。,點(diǎn)擊Attribute鍵，設(shè)置一些Net的屬性，如下：,選中Net Type，選擇Clock Nets， 即對(duì)時(shí)鐘Nets的布線作一些特殊設(shè)置。 Skip Antenna: 選擇FALSE； Skip Rouing: 選擇FALSE； Avoid Detour: 選擇TRUE; SI Prevention: 選擇TRUE; SI Post Route Fix: 選擇TRUE; Weight: 10; Spacing: 1。設(shè)

16、置如下，然后點(diǎn)擊OK。,其中，點(diǎn)擊Help，文檔中有各項(xiàng)設(shè)置的具體意義說明。,選中Net Type，選擇Critical Nets， 即關(guān)鍵Nets的布線作一些特殊設(shè)置。 Weight: 5，其余設(shè)置同上述Clock Nets的設(shè)置。設(shè)置如下，然后點(diǎn)擊OK。,在不同的設(shè)計(jì)中，可根據(jù)設(shè)計(jì)的特點(diǎn)較靈活的選擇不同類型Nets的特點(diǎn)， 以滿足要求。,NanoRoute布線的結(jié)果如下：,點(diǎn)擊菜單欄Timing Analysis Condition Specify RC Extraction Mode，指定RC提取的模式，如下圖：,Mode欄選擇Sign-off。 Run Mode項(xiàng)，選擇Fullchip

17、，設(shè)置如下，然后點(diǎn)擊OK。,點(diǎn)擊菜單欄Timing Extract RC, 提取RC信息，如下圖： 點(diǎn)擊菜單欄Timing Optimize, 進(jìn)行布線后時(shí)序優(yōu)化，如下圖：,Design Stage: 選擇Post-Route項(xiàng)。 Optimization Type： 選擇右圖所示項(xiàng)。,如上步驟進(jìn)行優(yōu)化，可多次優(yōu)化，直到結(jié)果基本不變好為止。本例中結(jié)果如下：,本次加法器設(shè)計(jì)中，綜合后的約束文件netlist.sdc中的周期設(shè)為1.2ns，如圖，最壞路徑存在slack為-0.794。 分析加法器延時(shí)較大原因：如前所述，由于本次設(shè)計(jì)很小，但pad數(shù)量非常多，屬于pad限制面積型，設(shè)計(jì)密度僅為0.26

18、5%，因此連接到pad端口的連線相當(dāng)長，導(dǎo)致了較長的延時(shí)。,設(shè)計(jì)的時(shí)序情況可用第三方工具，如PT作更為準(zhǔn)確的分析。,點(diǎn)擊菜單欄Place Filler Add Filler，即給core中加入Filler，如下圖：,點(diǎn)擊Cell Name欄Select，選擇加入的Filler的cell名，如下圖，將選擇列表 中的Cell都選擇上； 選中No DRC選項(xiàng)，如下圖，然后點(diǎn)擊OK。,點(diǎn)擊菜單欄Place Filler Add IO Filler，即給IO pads中加入Filler，如下圖：,在Cell Name欄中加入SMIC 0.18um庫中定義的IO Filler名(共包含PFILL50W， PFILL22W，PFILL20W，PFILL10W，PFILL5W，P