存儲(chǔ)器加法器以及乘法器試驗(yàn)匯編

1、北京科技大學(xué) 計(jì)算機(jī)與通信工程學(xué)院實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱 : 存儲(chǔ)器、加法器以及乘法器學(xué)生姓名 ：專 業(yè) :班 級(jí)：學(xué) 號(hào)：指導(dǎo)教師 ：實(shí)驗(yàn)成績(jī) ：實(shí)驗(yàn)地點(diǎn) ：實(shí)驗(yàn)時(shí)間 ： 年 月 日、實(shí)驗(yàn)?zāi)康呐c實(shí)驗(yàn)要求1、實(shí)驗(yàn)?zāi)康模?）實(shí)驗(yàn)一：靜態(tài)隨機(jī)存儲(chǔ)器實(shí)驗(yàn) 掌握靜態(tài)隨機(jī)存儲(chǔ)器的基本結(jié)構(gòu)。 掌握靜態(tài)隨機(jī)存儲(chǔ)器 RAM工作特性及數(shù)據(jù)的讀寫方法。（2）實(shí)驗(yàn)二：超前進(jìn)位加法器設(shè)計(jì)實(shí)驗(yàn)掌握超前進(jìn)位加法器的原理及其設(shè)計(jì)方法。熟悉 FPGA 應(yīng)用設(shè)計(jì)及 QuartusII 軟件的使用。 理解使用超前進(jìn)位邏輯設(shè)計(jì) ALU的方法。（3）實(shí)驗(yàn)三：陣列乘法器設(shè)計(jì)實(shí)驗(yàn)掌握乘法器的原理及其設(shè)計(jì)方法。熟悉 QuartusII 軟件的使

2、用及 FPGA應(yīng)用設(shè)計(jì)。2、實(shí)驗(yàn)要求（1）了解靜態(tài)隨機(jī)存儲(chǔ)器的工作原理，利用實(shí)驗(yàn)箱進(jìn)行驗(yàn)證性實(shí)驗(yàn)，并完成實(shí)驗(yàn)箱的寫 入、讀取數(shù)據(jù)。（2）利用 QuartusII 軟件完成超前進(jìn)位加法器設(shè)計(jì)，原理圖設(shè)計(jì)或者程序編程實(shí)現(xiàn)其 進(jìn)位加法功能，并且下載到實(shí)驗(yàn)箱里完成驗(yàn)證。（3）用文字描述或者畫圖方式給出 FPGA外圍電路接線圖，并在 QuartusII 軟件中完成 陣列乘法器的設(shè)計(jì)，運(yùn)行觀測(cè)結(jié)果。二、實(shí)驗(yàn)設(shè)備（環(huán)境）及要求CM3+實(shí)驗(yàn)環(huán)境、 Quartus 8.0 環(huán)境三、實(shí)驗(yàn)內(nèi)容與步驟1、實(shí)驗(yàn) 1（1）實(shí)驗(yàn)原理本實(shí)驗(yàn)所用的靜態(tài)隨機(jī)存儲(chǔ)器（ SRAM）由一片 6116 芯片（ 2K8bit ）構(gòu)成（位于

3、 MEM 單元），如圖所示。 6116 的容量為 2KB，包含 11 根地址線， 即 A10A0，數(shù)據(jù)寬度為 8 位， 除電源和地線外，還有三根控制線： CS （片選線）、OE （讀線）、WE （寫線），其功能如表 3.5 所示，在片選信號(hào)有效（ CS=0，低電平有效）的前提下，當(dāng) OE=0 時(shí)進(jìn)行讀操作，當(dāng)WE =0 時(shí)進(jìn)行寫操作，本實(shí)驗(yàn)平臺(tái)將 CS常接地。存儲(chǔ)器（ MEM）最終是要掛接到 CPU 上，所以還需要一個(gè)讀寫控制邏輯，使得 CPU 能 控制 MEM 的讀寫，實(shí)驗(yàn)中的讀寫控制邏輯如圖所示，圖中讀信號(hào)RD 和寫信號(hào) WR 都是高電平有效。 由于 T2 的參與， 可以保證 MEM 的寫

4、脈寬與 T2 一致，T2 由時(shí)序單元的 TS2 給 出。IOM 主要用來選擇是對(duì) I/O 設(shè)備還是對(duì) MEM 進(jìn)行讀寫操作。當(dāng) IOM=1 時(shí)讀寫 I/O 設(shè) 備，當(dāng) IOM=0 是讀寫 MEM。當(dāng) RD=1 時(shí)為讀，當(dāng) WR=1 時(shí)為寫。存儲(chǔ)器實(shí)驗(yàn)原理圖：(2)主要步驟關(guān)閉實(shí)驗(yàn)系統(tǒng)電源， 在斷電狀態(tài)下按圖所示連接實(shí)驗(yàn)電路， 并檢查無誤。 時(shí)序單元的狀 態(tài)開關(guān)置為“單步”檔， MEM單 元的編程開關(guān)置為“運(yùn)行”檔。將 CON 單元的 IOR 開關(guān)置為 1 (使 IN 單元無輸出) ，打開電源開關(guān)，如果聽到有“嘀”報(bào)警聲，說明有總線競(jìng)爭(zhēng) 現(xiàn)象，應(yīng)立即關(guān)閉電源，重新檢查接線，直到錯(cuò)誤排除。將寫地址

5、操作步驟為：(1) 令 WR=0，RD=0，IOM=0，IOR=0，在 IN 單元置一個(gè)地址值(關(guān)掉存儲(chǔ)器的讀寫，數(shù) 據(jù)開關(guān)輸出地址) ；(2) 保持上述不變，令 LDAR=1(打開地址寄存器門控信號(hào)) ，然后按動(dòng) TS 產(chǎn)生 T2 脈 沖，即將地址打入到 AR 中。寫數(shù)據(jù)操作步驟為：(1) 令 WR=0， RD=0，IOM=0，IOR=0，LDAR=0，在 IN 單元置一個(gè)數(shù)據(jù)值(關(guān)掉存儲(chǔ)器 的讀寫和地址寄存器門控信號(hào)；(2) 然后置 WR=1，使存儲(chǔ)器處于寫狀態(tài)， 按動(dòng) TS 產(chǎn)生 T2 脈沖， 即將數(shù)據(jù)打入到存儲(chǔ) 器中。寫地址步驟與前面一樣。讀數(shù)據(jù)的具體步驟如下：(1) 令 IOR=1

6、，WR=，0 RD=0，IOM=0，LDAR=0，關(guān)閉 IN 單元的輸出；（2） 然后置 RD=1，使存儲(chǔ)器處于讀狀態(tài)， 此時(shí)數(shù)據(jù)總線上的數(shù)即為從存儲(chǔ)器當(dāng)前地址中讀出的數(shù)據(jù)內(nèi)容。進(jìn)行上面的手動(dòng)操作， 每按動(dòng)一次 TS 按鈕，數(shù)據(jù)通路圖會(huì)有數(shù)據(jù)的流動(dòng)， 反映當(dāng)前存儲(chǔ)器所做的操作。 （以讀入和讀出信號(hào) 03H 為例）2、實(shí)驗(yàn) 21）實(shí)驗(yàn)原理加法器是執(zhí)行二進(jìn)制加法運(yùn)算的邏輯部件，也是CPU 運(yùn)算器的基本邏輯部件（減法可以通過補(bǔ)碼相加來實(shí)現(xiàn)） 。把 8 位加法器分成兩個(gè)4 位加法器，先求出低 4 位加法器的各個(gè)進(jìn)位，特別是向高 4 位加法器的進(jìn)位C4。然后，高 4 位加法器把 C4作為初 0 始進(jìn)位，

7、使用低 4 位加法器相同的方法來完成計(jì)算。每一個(gè)4 位加法器在計(jì)算時(shí)，又分成了兩個(gè) 2 位的加法器。如此遞歸，如圖所示。（2）實(shí)驗(yàn)步驟在 Quartus 8.0 的環(huán)境下用原理圖方法實(shí)現(xiàn) 8 位超前進(jìn)位加法器的功能。 并進(jìn)行編譯、 功能和功能仿真以驗(yàn)證電路的功能。 參照 FPGA 芯片的引腳定義，在 Quartus II 8.0軟件中對(duì) 8 位超前進(jìn)位加法器的輸入輸出引腳綁定，并重新編譯生成包含引腳綁定信息的編 程文件。 關(guān)閉實(shí)驗(yàn)系統(tǒng)電源，連接 FPGA 外圍實(shí)驗(yàn)電路，并檢查無誤。其中，加數(shù)和被加 數(shù)以及來自低位的進(jìn)位使用 CON 單元的二進(jìn)制開關(guān)輸入，相加的結(jié)果和向高位的進(jìn)位使用 FPGA擴(kuò)

8、展版上的 LED 燈顯示。3、實(shí)驗(yàn)三（1）實(shí)驗(yàn)原理 隨著大規(guī)模集成電路的發(fā)展，采用高速的單元陣列乘法器，無論從計(jì)算機(jī)的計(jì)算速度，還是從提高計(jì)算效率， 都是十分必要的。 陣列乘法器分帶符號(hào)和不帶符號(hào)的陣列乘法器， 該 實(shí)驗(yàn)針對(duì)不帶符號(hào)的陣列乘法。 高速組合陣列乘法器， 采用標(biāo)準(zhǔn)加法單元構(gòu)成乘法器， 即利 用多個(gè)一位全加器（ FA）實(shí)現(xiàn)乘法運(yùn)算。FA（全加器）的斜線方向?yàn)檫M(jìn)位輸出，豎線方向?yàn)楹洼敵觥D中陣列的最后一行構(gòu)成了 一個(gè)串行進(jìn)位加法器，水平方向送人的加數(shù)為0，把低位產(chǎn)生的進(jìn)位計(jì)算進(jìn)來。由于同一級(jí)的 FA 之間是無須考慮進(jìn)位的，它的進(jìn)位被暫時(shí)保留下來不往前傳遞，因此同一級(jí)中任意一 位 FA

9、加法器的進(jìn)位輸出與和輸出幾乎是同時(shí)形成的，與“串行移位”相比可大大減少同級(jí) 間的進(jìn)位傳遞延遲， 所以送往最后一行串行加法器的輸入延遲僅與 FA 的級(jí)數(shù)（行數(shù)） 有關(guān)， 即與乘數(shù)位數(shù)有關(guān)。2）實(shí)驗(yàn)步驟在 Quartus II 軟件中，按照基于原理圖的設(shè)計(jì)流程輸入 FA 的電路并進(jìn)行編譯，然后 進(jìn)行功能和時(shí)序仿真以驗(yàn)證電路功能。根據(jù)對(duì)實(shí)驗(yàn)原理的描述，在 QuartusII 軟件中按照基于原理圖的設(shè)計(jì)流程輸入 4*4 陣列乘法器電路并進(jìn)行編譯，然后進(jìn)行功能和時(shí)序仿真以驗(yàn)證電路功能。 四：實(shí)驗(yàn)結(jié)果與分析1、實(shí)驗(yàn)一寫存儲(chǔ)器的過程：IN 單元置地址 -地址打入 AR-IN 單元置數(shù)據(jù) -數(shù)據(jù)打入 MEM。

10、存儲(chǔ)器寫操作流程（地址： 03H，數(shù)據(jù)： 14H）信號(hào) 步驟IN 單元置地址地址打入 ARIN 單元置數(shù)據(jù)數(shù)據(jù)打入 MEMWR0001RD0000IOM0000IOR0000LDAR0100T2讀存儲(chǔ)器的過程：IN 單元置地址 - 地址打入 AR- 關(guān)閉 IN 單元輸出 - 讀出 MEM 數(shù)據(jù)。存儲(chǔ)器讀操作流程（地址： 01H，數(shù)據(jù)： 12H）信號(hào) 步驟IN 單元置地址地址打入 AR關(guān)閉 IN 單元輸出讀出 MEM 數(shù)據(jù)WR0000RD0001IOM0000IOR0011LDAR0100T22、實(shí)驗(yàn)二利用原理圖設(shè)計(jì)超前進(jìn)位加法器。（1）1 位半加器原理圖及其波形仿真圖（模塊后封裝名稱：h_ad

11、der ）3）8 位超前進(jìn)位加法器原理圖及其波形仿真圖（模塊后封裝名稱：adder8 ）4）實(shí)驗(yàn)箱接線圖3、實(shí)驗(yàn)三利用原理圖設(shè)計(jì)陣列乘法器。1)4輸入的加法器原理圖及其仿真波形(模塊后封裝名稱：chengfa )2) 4*4 陣列乘法器原理圖及其仿真波形五：結(jié)論（討論）1、 實(shí)驗(yàn)結(jié)論（1）了解了靜態(tài)隨機(jī)存儲(chǔ)器的基本結(jié)構(gòu)，并且能夠利用實(shí)驗(yàn)箱完成其讀寫，深入理解 了靜態(tài)隨機(jī)存儲(chǔ)器 RAM工作特性及數(shù)據(jù)的讀寫方法。（ 2）利用 QuartusII 軟件完成了超前進(jìn)位加法器的設(shè)計(jì)，并將其下載到實(shí)驗(yàn)箱中，完 成了其設(shè)計(jì)驗(yàn)證，理解了超前進(jìn)位加法器的原理。（ 3）利用 QuartusII 軟件完成了 4*4 陣列乘法器的設(shè)計(jì)， 并將其運(yùn)行仿真、 波形輸出， 了解了陣列乘法器的基本原理。2、討論在實(shí)現(xiàn)功能時(shí)