數字設計課件 數字電路第六章

1、組合邏輯電路 Chapter Outline Documentation Standards Digital Circuit Timing and Propagation delay Combinational Logic Design Structures : - Decoders - Encoders - Three-State Buffers - Multiplexers - EXCLUSIVE OR Gates and Parity Circuits - Comparators - Adders/ Subtractors - Arithmetic Logic Units ( ALUs)

2、 6.1 Documentation Standard (文檔標準) Documentation of a digital system should provide the necessary information for building, testing ,operating , and maintaining the system. Specification: Description of Interface and Function (說 明書：接口及功能描述) Block Diagram: Systems Major Function Module and their Basi

3、c Interconnections (方框圖 ：主要功能模塊及其互聯 P345圖6-1) Schematic Diagram: showing all the components, their types, and all interconnections (原理圖 （P360圖6-17）) Block Diagram Schematic Diagram Hierarchichal schematic structure Documentation Standard (文檔標準) Timing Diagram: showing the logic signals as a function

4、 of time (定時圖 （P363圖6-19）) Structure Logic Device Description: showing the operation of the structures (結構化邏輯器件描述) Circuit Description : Explains how the circuit works internally. (電路描述：解釋電路內部如何工作) “Hierarchical Design” Gate Symbols (門的符號) & 1 1 DeMorgan equivalent symbols (等效門符號（摩根定理）) Inverter (反相

5、器反相器) Buffer (緩沖器緩沖器) Which symbol to use? depends on signal names and active levels. Signal Names and Active Levels (信號名和有效電平) Signal name: a descriptive alphanumeric label for each input/output signal. In real system, well-chosen names convey information to readers Each signal name should have an

6、active-level associated with it. (有效電平) Active High （高電平有效） Active Low （低電平有效） READY REQUEST GO READY_L REQUEST_L GO_L Signal Name and Active Levels (信號名和有效電平) The signal is asserted when it is in its active level and negated ( or deasserted ) when its not in its active level. An Inversion Bubble to

7、 Indicate an Active-Low Pin (有反相圈的引腳有反相圈的引腳 表示低電平有效表示低電平有效) Active low signal has a suffix of _L as part of the variable name. Signal Name and Active Levels (信號名和有效電平) ENABLEDO MY THING ENABLE DO MY THING AND,OR,and a large-scale logic element have active-high inputs and outputs The same elements wi

8、th active-low inputs and outputs Given Logic Function as Occurring inside that symbolic outline. (給定邏輯功能只在符號框的內部發(fā)給定邏輯功能只在符號框的內部發(fā) 生生) Bubble-to-Bubble Logic Design (“圈到圈”的邏輯設計) Purpose : To make it easy to understand the function of the Logic circuit by choosing appropriate logic symbols and signal n

9、ames including active-level designators. ERROR FAIL_L OVERFLOW_L ERROR FAIL_L OVERFLOW_L Bubble-to-Bubble Logic Design (“圈到圈”的邏輯設計) A ASEL B DATA A ASEL B ADATA_L BDATA_L DATA 6.2 Circuit Timing (電路定時) X Z Y F W Propagation Delay (傳播延遲傳播延遲) - A Signal Path as the Time that it takes for a Change at t

10、he Input to Produce a Change at the Output of the Path (信號通路輸入端的變化引起輸出端變化所需的時間信號通路輸入端的變化引起輸出端變化所需的時間) t tpHL pHL and t and tpLH pLH Maybe Different Maybe Different Propagation Delay Timing Analysis: Worst-Case Delay (定時分析：取最壞情況延遲定時分析：取最壞情況延遲) X Z Y F W Maximum Delay (最大延遲最大延遲) Typical Delay (典型延遲典型延

11、遲) Minimum Delay (最小延遲最小延遲) 0 8 0 8 04 32 32 32 P366 P366 表表6-26-2 15 20 22 22 6.2 Circuit Timing (電路定時) Timing Diagram 定時圖（時序圖）定時圖（時序圖） GO READY DAT 6.2 Circuit Timing (電路定時) Causality and Propagation Delay (因果性和傳播延遲）因果性和傳播延遲） GO READY DAT tDATtDAT tRDYtRDY GO READY DAT 6.2 Circuit Timing (電路定時) Ti

12、ming Diagram 定時圖（時序圖）定時圖（時序圖） Minimum and Maximum Delay (最小和最大延遲）最小和最大延遲） GO READY DAT tRDYmin tRDYmax 6.2 Circuit Timing (電路定時) Certain and Uncertain Transitions (確切的和不確切的轉換）確切的和不確切的轉換） WRITE_L DATAOUT DATAIN tOUTmax tsetuptOUTmin Commonly Used MSI Combinational Logic Device vDecoders (譯碼器) vEncode

13、rs (編碼器) vMultiplexers (多路復用器) vParity Circuits (奇偶校驗) vComparators (比較器) vAdders (加法器) Decoder and Encoder (譯碼器和編碼器) Multiple-Input, Multiple-Output Logic Circuit (多輸入、多輸出電路多輸入、多輸出電路) Enable Inputs (使能輸入使能輸入) (輸入輸入 編碼編碼) (輸出輸出 編碼編碼) Map 映射映射 Enable Inputs must be Asserted to perform Normal Mapping

14、Function (使能輸入有效才能使能輸入有效才能 實現正常映射功能實現正常映射功能) Input Code WordOutput Code Word DecoderDecoder（譯碼器（譯碼器） Normally Output Code has More bits than its Input Code (一般來說，輸出編碼比輸入編碼位數多一般來說，輸出編碼比輸入編碼位數多) EncoderEncoder（編碼器（編碼器） Output Code has Fewer bits than its Input Code called an Encoder (輸出編碼比輸入編碼位數少，則常稱為

15、編碼器輸出編碼比輸入編碼位數少，則常稱為編碼器) Decoder and Encoder (譯碼器和編碼器) Most Commonly Used Case 使能使能 輸入輸入 編碼編碼 輸出輸出 編碼編碼 Map 映射映射 DecoderDecoder（譯碼器（譯碼器） EncoderEncoder（編碼器（編碼器） N-Bit Binary Code (n位二進制碼位二進制碼) 2n 中取中取1碼碼 使能使能 輸入輸入 編碼編碼 輸出輸出 編碼編碼 Map 映射映射 2n中取中取1碼碼 n位二進制碼位二進制碼 ( 1-out-of 2n ) 6.4 Decoder（譯碼器） Binary

16、Decoder (二進制譯碼器) 1. 2-to-4 Decoder 2-to-4 Decoder Y0 Y1 Y2 Y3 I0 I1 EN 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 Inputs EN I1 I2 Outputs Y3 Y2 Y1 Y0 ( 2-4( 2-4二進制譯碼器真值表二進制譯碼器真值表 ) )Truth Table for a 2-to-4 Binary Decoder Y0 = EN ( I1 I2 ) Y1 = EN ( I1 I2 ) Y2 = EN ( I1 I2

17、 ) Y3 = EN ( I1 I2 ) Yi = EN mi Decoder（譯碼器） 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 Inputs EN I1 I2 Outputs Y3 Y2 Y1 Y0 ( 2-4( 2-4二進制譯碼器真值表二進制譯碼器真值表 ) ) Truth Table for a 2-to-4 Binary Decoder 2-to-4 Decoder The 74x139 Dual 2-to-4 Decoder (雙2-4譯碼器74x139) 1 X X 1 1 1 1

18、0 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 Inputs G B A Outputs Y3_L Y2_L Y1_L Y0_L Truth Table for One-half of a 74x139 Dual 2-to-4 Decoder 74x139 1Y0 1Y1 1Y2 1Y3 1G 1A 1B 2Y0 2Y1 2Y2 2Y3 2G 2A 2B 1 2 3 15 14 13 4 5 6 7 12 11 10 9 Logic Symbols for Large-Scale Element Y0 Y1 Y2 Y3 G A B

19、 1/2 74x139 Y0 Y1 Y2 Y3 G A B 1/2 74x139 Y0 Y1 Y2 Y3 G A B 1/2 74x139 G_L A B Y0_L Y1_L Y2_L Y3_L 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 3-to-8 Decoder I2 I1 I0 Y0 Y1 Y7 Yi = EN mi 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0

20、1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 Decoder（譯碼器（譯碼器） 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 I2I1I0Y7Y1Y0Y2Y3Y4Y5Y6 (3-8(3-8二進制譯碼器真值表二進制譯碼器真值表) ) Truth Table for a 3-to- 8 Binary Decoder 2. 3-to-8 Decoder The 74x138 3-to-8 Decoder

21、 (3-8譯碼器74x138) 低位低位 高位高位 Y0_L Y1_L Y7_L Y2_L Y3_L Y4_L Y5_L Y6_L EN G1 G2A_L G2B_L EN EN = G1 G2A G2B = G1 G2A_L G2B_L Yi = EN mi Yi_L = Yi = ( EN mi ) A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 Enable Y6_L=(CBA)=m6 Logic diagram for the 74x138 用用7474x138x138設計設計4-16譯碼器譯碼器 Cascading Binary Dec

22、oders N0 N1 N2 N3 EN_L +5V D0_L D7_L D8_L D15_L 思路：思路： 16 16個輸出需要個輸出需要 片片7474x138x138？ Y0 Y7 A B C G1 G2A G2B Y0 Y7 A B C G1 G2A G2B U1 U2 任何時刻只有任何時刻只有 一片在工作。一片在工作。 4 4個輸入中，個輸入中， 哪些位控制片選哪些位控制片選 哪些位控制輸入哪些位控制輸入 Consider: How to make a 5-to-32 Decoder with 3-to-8 Decoder? 3232個輸出需要多少片個輸出需要多少片7474x138x1

23、38？ 控制任何時刻只有一片工作控制任何時刻只有一片工作 利用使能端利用使能端 5 5個輸入的低個輸入的低3 3位控制輸入位控制輸入 5 5個輸入的高個輸入的高2 2位控制片選位控制片選 利用利用 2 2-4 譯碼器譯碼器 P391 圖圖6-37 Use decoder and Gates to realize logic function F = (X,Y,Z) (0,3,6,7) = (X,Y,Z) (1,2,4,5) Binary decoder：Yi = EN mi Enable inputs are asserted: Yi = mi Yi_L = Yi= mi = Mi A B C

24、 G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 Use decoder and Gates to realize logic function Z Y X A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 F +5V F = (X,Y,Z) (0,3,6,7) 當使能端有效時當使能端有效時 Yi = mi Use decoder and Gates to realize logic function Z Y X A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 +5

25、V F F = (X,Y,Z) (0,3,6,7) = M1 M2 M4 M5= m1 m2 m4 m5 F = (X,Y,Z) ( 1, 2, 4, 5 ) Z Y X A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 +5V F BCD Decoder (二十進制譯碼器) Inputs : 4-bit BCD code Outputs :1-out-of 10 Code Y0 Y9 I0 I1 I2 I3 多余的多余的6 6個狀態(tài)如何處理？個狀態(tài)如何處理？ 輸出均無效：拒絕輸出均無效：拒絕“翻譯翻譯” 作為任意項處理作為任意項處理 電路內部結構

26、簡單電路內部結構簡單 二二 - - 十十 進進 制制 譯譯 碼碼 器器 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1

27、1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 I3 I2 I1 I0 0 1 2 3 4 5 6 7 8 9 Y0_L Y9_L 偽偽 碼碼 Dont care Seven-Segment Decoders (七段顯示譯碼器) a b c d e f g dp Normally

28、 use ： Light-Emitting Diodes （LED, ,半導體數碼管半導體數碼管） Liquid-Crystal Display （LCD, ,液晶數碼管液晶數碼管） LED顯示器件顯示器件LCD顯示器件顯示器件 LED abcdefg dp 公共陰極公共陰極abcdefg dp 公共陽極公共陽極 g f e d c b a dp 點陣型顯示器點陣型顯示器 筆劃段型顯示器筆劃段型顯示器 Input code: 4-bit BCD 輸入信號：BCD碼（用A3A2A1A0表示） Output Code: Seven-Segment Code 輸出：七段碼（的驅動信號）a g 1 -

29、 On，0 - Off a b c d e f g 111111011011010011111 Seven-Segment Decoders gf e d c b a 15141312111098 76543210 74LS48顯示字型與輸入的對應關系顯示字型與輸入的對應關系 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0

30、 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 A3 A2 A1 A0a b c d e f g 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 A3A2 A1A0 00 01 11 10 00 01 11 10 1 0 0 1 1 0

31、0 0 1 1 0 0 0 1 1 1 a 七 段 顯 示 譯 碼 器 的 真 值 表 Ya = A3A2A1A0 + A3A1 + A2A0 Yb = A3A1 + A2A1A0 + A2A1A0 Karnaugh Maps for BCD-Seven-Segment Decoder (BCD - 七段顯示譯碼器的卡諾圖) Yc = A3A2 + A2A1A0 Yd = A2A1A0 + A2A1A0 + A2A1A0 Karnaugh Maps for BCD-Seven-Segment Decoder (BCD - 七段顯示譯碼器的卡諾圖) Karnaugh Maps for BCD-S

32、even-Segment Decoder (BCD - 七段顯示譯碼器的卡諾圖七段顯示譯碼器的卡諾圖) ) Ye = A2A1 + A0 Yf = A3A2A0 + A1A0 + A2A1 Karnaugh Maps for BCD-Seven-Segment Decoder (BCD - 七段顯示譯碼器的卡諾圖七段顯示譯碼器的卡諾圖) ) Yg = A3A2A1 + A2A1A0 BIN/7SEG abcd e f g A3A2A1A0 BI/RBO RBI LT 74x48 Design BCD-Seven-Segment Decoder 邏輯抽象，得到真值表 輸入信號：BCD碼（A3A2

33、A1A0） 輸出：七段碼（的驅動信號）a g 1 表示亮，0 表示滅 選擇器件類型 采用基本門電路實現，利用卡諾圖化簡 采用二進制譯碼器實現，變換為標準和形式 電路處理，得到電路圖 a b c d e f g 6.5 Encoder（編碼器） Binary Encoder A0 A1 A2 I0 I1 I7 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1

34、 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 2n Inputs n Outputs I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 (3(3位二進制編碼器的真值表位二進制編碼器的真值表) ) Truth Table for a 8-to-3 Encoder Guarantee: -one and only one input will be asserted at a time ( 任何時刻只有一個任何時刻只有一個 輸入端有效。輸入端有效。) 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0

35、0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 (3(3位二進制編碼器的真值表位二進制編碼器的真值表) ) Encoder（編碼器） Truth Table for a 8-to-3 Encoder this is the exact opposite of a decoder A0 = I1 + I3 + I5 + I7 A1 = I2 +

36、I3 + I6 + I7 A2 = I4 + I5 + I6 + I7 How to deal with multiple requests? -more than One Inputs are asserted PriorityPriority（優(yōu)先級（優(yōu)先級） 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0

37、 1 1 1 1 I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 (3(3位二進制編碼器的真值表位二進制編碼器的真值表) ) Encoder（編碼器） Truth Table for a 8-to-3 Encoder A2 A1 A0 IDLE I7 I6 I5 I4 I3 I2 I1 I0 In order to write logic equations for the priority encoders outputs we first define eight intermediate variables H0-H7 Highest-Priority ( 數大優(yōu)先數大

38、優(yōu)先 ) Priority Encoder (優(yōu)先編碼器優(yōu)先編碼器) H7 = I7 H6 = I6 I7 H5 = I5 I6 I7 H0 = I0 I1 I2 I6 I7 A2 A1 A0 IDLE I7 I6 I5 I4 I3 I2 I1 I0 In order to write logic equations for the priority encoders outputs we first define eight intermediate variables H0-H7 Highest-Priority ( 數大優(yōu)先數大優(yōu)先 ) Priority Encoder (優(yōu)先編碼器優(yōu)先

39、編碼器) A2 = H4 + H5 + H6 + H7 A1 = H2 + H3 + H6 + H7 A0 = H1 + H3 + H5 + H7 The IDLE Output is asserted if No Inputs are asserted. IDLE = I0 I1 I6 I7 輸輸 入入 輸輸 出出 EI_L有效有效 沒有輸入請求沒有輸入請求 EO_L有效有效 Enable Input 有輸入請求有輸入請求 EI_L有效有效 GS_L有效有效 A2 A1 A0 EI 74x148 I7 I6 I5 I4 I3 I2 I1 I0 GS EO 5 4 3 2 1 13 12 11

40、 10 6 7 9 14 15 使能輸出，用于級聯使能輸出，用于級聯 EO 選通輸出選通輸出 GS The 74x148 Priority Encoder A2 A1 A0 GS EO EI I7 I0 A2 A1 A0 GS EO EI I7 I0 Q15_L Q8_L Q7_L Q0_L Y0 Y1 Y2 Y3 GS 2個個74x148級聯為級聯為16-4優(yōu)先編碼器優(yōu)先編碼器 輸入：由864，需8片74x148 每片優(yōu)先級不同（怎樣實現？） 保證高位無輸入時，次高位才工作 高位芯片的EO端接次高位芯片的EI端 用用8-3優(yōu)先編碼器優(yōu)先編碼器74x148級聯為級聯為64-6優(yōu)先編碼器優(yōu)先編碼

41、器 A2 A1 A0 GS EO EI I7 I0 片間優(yōu)先級的編碼片間優(yōu)先級的編碼 利用第利用第9 9片片7474x148x148 每片的每片的GSGS端接到第端接到第9 9片的輸入端片的輸入端 第第9 9片的輸出作為高片的輸出作為高3 3位（位（RA5RA5RA3RA3） 片內優(yōu)先級片內優(yōu)先級 片間優(yōu)先級片間優(yōu)先級 輸出：輸出：6 6位位 低低3 3位位 高高3 3位位 8 8片輸出片輸出A2A2A0A0 通過或門作為通過或門作為 最終輸出的低最終輸出的低3 3位位 RA2RA2RA0RA0 分析判定優(yōu)先級電路：（利用分析判定優(yōu)先級電路：（利用7474x148x148 ） 8個個_電平有效

42、輸入電平有效輸入I0_LI7_L，_的優(yōu)先級最高的優(yōu)先級最高 地址輸出地址輸出A2A0，_電平有效電平有效 若輸出若輸出AVALID高電平有效，則表示高電平有效，則表示_ A2 A1 A0 GS EO EI 74x148 I7 I0 I0_L I7_L A2 A1 A0 AVALID 低低I0_L 至少有一個輸入有效至少有一個輸入有效 高高 P514 題題6.53 設計優(yōu)先級電路：設計優(yōu)先級電路：（利用（利用7474x148x148 ） 8個輸入個輸入I0I7高電平有效，高電平有效，I7優(yōu)先級最高優(yōu)先級最高 地址輸出地址輸出A2A0，高電平有效高電平有效 如果沒有輸入有效，輸出如果沒有輸入有效

43、，輸出IDLE有效有效 I7 I0 A2 A1 A0 IDLE A2 A1 A0 GS EO EI I7 I0 74x148 P514 題題6.52 6.6 Three-State Devices (三態(tài)器件) Three-State Buffer (Three-State Driver) 三態(tài)緩沖器（三態(tài)驅動器） Three States: Active High(1) ，Active Low (0), Hi-Z Various three-state buffers Three-State Devices Three-State Device allow Multiple Sources

44、to Share a Single “Party Line” As long as Only One device “talk” on the Line at a time （三態(tài)器件允許多個信號源共享單個（三態(tài)器件允許多個信號源共享單個“同線同線”， 條件是每條件是每 次只有一個器件工作）次只有一個器件工作） (Figure 6-52) Typical Three-State Devices are Designed So that they go into the Hi-Z state Faster than they come out of the Hi-Z state. （對典型的三態(tài)

45、器件，進入高阻態(tài)比離開高阻態(tài)的時間快）（對典型的三態(tài)器件，進入高阻態(tài)比離開高阻態(tài)的時間快） A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 EN1 EN2_L EN3_L SSRC0 SSRC1 SSRC2 fighting（沖突（沖突） 利用使能端進行時序控制利用使能端進行時序控制 三態(tài)器件允許信號共享單個三態(tài)器件允許信號共享單個“同線同線”（party line）典型的三態(tài)器件，進入高阻態(tài)比離開高阻態(tài)快典型的三態(tài)器件，進入高阻態(tài)比離開高阻態(tài)快 P0 P1 P7 SDATA EN1 EN2_L, EN3_L max(tpLZmax, tpHZm

46、ax)min(tpZLmin, tpZHmin) SSRC2:001237 SDATAP0P1P2P3P7 Dead Time (截止時間截止時間) Standard SSI and MSI Three-State Buffer (標準SSI和MSI三態(tài)緩沖器) The 74x541 Octal three-state buffer A1 A2 A3 A4 A5 A6 A7 A8 G1 G2 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 74x541 A1 A8 G1 G2 Y1 Y8 74x541 DB0:7 A1 A8 G1 G2 Y1 Y8 74x541 Notation of Dat

47、a Bus Notation of Data Bus （數據總線的表示法）（數據總線的表示法） A1B1 DIR Transfer Data in Either Directions By Transfer Data in Either Directions By Using Three-State TransceiverUsing Three-State Transceiver ( (利用三態(tài)緩沖器實現數據雙向傳送利用三態(tài)緩沖器實現數據雙向傳送) ) Bus Transceiver ( (總線收發(fā)總線收發(fā)) ) DIR G_L 6.7 Multiplexer（多路復用器） Digital S

48、witch, Multi-Switch, Data Selector (又稱數據開關、多路開關、數據選擇器) （縮寫：MUX） Under Select Controlling Signals, Select One of the Multi-Inputs to the Output (在選擇控制信號的作用下， 從多個輸入數據中選擇其中一個作為輸出。) Multiplexer EN SEL D0 Dn-1 Y Enable 使能使能 Select 選擇選擇 n個個1位數據源位數據源 數據輸出（數據輸出（1位）位） 1 0 n i ii DmENY EN SEL D0 Dn-1 Y Enable

49、 (使能使能) Select (選擇選擇) N Data Sources (n個個b位數據源位數據源) Data Output (數據輸出數據輸出)（b位）位） EN_L C B A Y Y_L 1 X X X 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 (8輸入輸入1位多路復用器位多路復用器) Truth Table for a 74x151 8-Input,1-bit Multiplexer EN A B

50、 C D0 D1 D2 D3 D4 D5 D6 D7 Y Y 74x151 4 3 2 1 15 14 13 12 11 10 9 7 5 6 EN_L C B A Y Y_L 1 X X X 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 (8輸入輸入1位多路復用器位多路復用器) Truth Table for a 74x151 8-Input,1-bit Multiplexer How to get a lo

51、gic equation for a MUX output? 1 0 n ii DmENY i 0 12 34 56 7 Y = (EN_L) (CBA D +CBA D + CBA D +CBA D + CBA D +CBA D + CBA D +CBA D ) 輸入輸入 G_L S 1 X 0 0 0 1 0 0 0 0 1A 2A 3A 4A 1B 2B 3B 4B (2輸入輸入4位多路復用器位多路復用器) Truth Table for a 74x157 輸出輸出 1Y 2Y 3Y 4Y 2-Input,4-bit Multiplexer G S 1A 1B 2A 2B 3A 3B 4

52、A 4B 1Y 2Y 3Y 4Y 74x157 2 3 5 6 11 10 14 13 1 15 4 7 9 12 1G_L 2G_L B A 1Y 2Y 1 1 X X 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 0 0 1C0 2C0 1C1 2C1 1C2 2C2 1C3 2C3 1C0 0 1C1 0 1C2 0 1C3 0 0 2C0 0 2C1 0 2C2 0 2C3 (4輸入輸入2位多路復用器位多路復用器74x153真值表真值表) 4

53、-Input, 2-bit Multiplexer Truth Table for a 74x153 A B 1C0 1C1 1C2 1C3 1Y 74x153 6 5 4 3 14 2 1G 1 7 10 11 12 13 2C0 2C1 2C2 2C3 2G 15 2Y 9 雙雙4 4選選1 1 Expanding Multiplexers (擴展多路復用器) Expanding Bit (擴展位) How to Realize 8-Input, 16-bit Multiplexer? From 8-Input, 1-bit to 8-Input, 16-bit (由8輸入1位8輸入16位

54、) Need 16 74x151, Each Chip Process 1-bit (需要16片74x151，每片處理輸入輸出中的1位) Expanding Multiplexers (擴展多路復用器) Expanding Bit (擴展位) Select-Inputs Connect to C,B,A of Each Chip (選擇端連接到每片的C,B,A) Note: The Fanout Ability of Select field (注意：選擇端的扇出能力) （驅動16個負載） EN Y Y A B C D0 D7 Expanding Inputs (擴展數據輸入端的數目) How

55、 to realize 32-Input, 1-bit Multiplexer (如何實現32輸入，1位多路復用器？) Inputs from 8 to 32, Need 4 chips ( 數據輸入由832，需4片) How to control Select Inputs - By High bit plus Low bit. ( 如何控制選擇輸入端？ 分為：高位低位) EN Y Y A B C D0 D7 Expanding Multiplexers (擴展多路復用器) Expanding Inputs (擴展數據輸入端的數目) 如何實現32輸入，1位多路復用器？ High Bits p

56、lus Decoder as Select ( 高位譯碼器進行片選) Low Bits Connect to C,B,A of each Chip ( 低位接到每片的C,B,A) Output Using OR Gate ( 4片輸出用或門得最終輸出) EN Y Y A B C D0 D7 Expanding Multiplexers (擴展多路復用器) Dual 4-to-1 Multiplexer to 8-to-1 Multiplexer D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 Y A B 1C0 1C1 1C2 1C3 1Y 74x153 6 5 4 3 14

57、 2 1G 1 7 10 11 12 13 2C0 2C1 2C2 2C3 2G 15 2Y 9 Use MUX to design combinational circuit 1 0 n i ii DmENY When enable input is asserted， 1 0 n i ii DmY Canonic sum EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y 74x151 C B A VCC F 實現邏輯函數實現邏輯函數 F = F = (A,B,C) (A,B,C)(0,1,3,7) (0,1,3,7) 對比對比 Ex：Use 4-to-1 MUX t

58、o realize: ( , ,)F A B C DAB CABCA CD 解：觀察邏輯邏輯函數表達式，每個與 項都包含了變量A和C，因此用A、C作數 據選擇器的選擇輸入端，變換邏輯函數 表達式如下 ( , ,)F A B C DAB CABCA CD 0A CA C DAC BAC B MUX D0D1D2D3A0A1EN Y 對比：對比：四選一四選一MUX表達式表達式 100101102103 () ) ()YENA A DA A DA A DA A D 令A1=A，A0=C EN=0，D0=0，D1=D，D2=B， D3=B YZ WX 00 01 11 10 00 01 11 10 1

59、 1 1 1 1 1 1 Y WX 00 01 11 10 0 1 10ZZ ZZZ0 Use 74x151 to realize the function: F = (W,X,Y,Z)(0,1,3,7,9,13,14) 降維：由降維：由4 4維維3 3維維 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y 74x151 VCC Y X W F Z 利用利用7474x151x151實現實現 F = F = (W,X,Y,Z) (W,X,Y,Z)(0,1,3,7,9,13,14) (0,1,3,7,9,13,14) 0 2 6 4 1 3 7 5 Y WX 00 01 1

60、1 10 0 1 10ZZ ZZZ0 說明：用具有說明：用具有n位地址位地址 輸入端的多路復用器，輸入端的多路復用器， 可以產生任何形式的輸可以產生任何形式的輸 入變量數不大于入變量數不大于n+1的的 組合邏輯函數。組合邏輯函數。 Use MUX to realize logic function Karnugh maps 1、將卡諾圖畫成與數據選擇器相適應的形式。 也就是說，所使用的數據選擇器有幾個地址選擇輸 入端，邏輯函數卡諾圖的某一邊就應有幾個變量， 且就將這幾個變量作為數據選擇器的地址選擇碼 2、將要實現的邏輯函數填入卡諾圖并在卡諾圖上畫圈。 順著地址選擇碼的方向畫圈 3、求輸入數據端