可編程邏輯器件的設(shè)計與測試教案

1、鄂州職業(yè)大學(xué)教學(xué)教案可編程邏輯器件的設(shè)計與測試院系：電子電氣工程系專業(yè)：11級電子信息工程技術(shù)授課教師：涂貴軍 “可編程邏輯器件的設(shè)計與測試”教案第一周課內(nèi) 容：1) 介紹EDA技術(shù)的涵義、發(fā)展歷程和應(yīng)用領(lǐng)域；2) 介紹EDA技術(shù)的主要內(nèi)容；3) 介紹EDA的工程設(shè)計流程；4) 說明本課程的特點與學(xué)習(xí)方法。教學(xué)目的：1) 通過介紹EDA技術(shù)的涵義、發(fā)展歷程和應(yīng)用領(lǐng)域，使學(xué)生了解本課程的實際應(yīng)用很大，調(diào)動學(xué)生學(xué)習(xí)這門課程的積極性2) 通過介紹EDA技術(shù)的主要內(nèi)容，使學(xué)生了解這門課程要學(xué)習(xí)什么。在此基礎(chǔ)上說明本課程的特點與學(xué)習(xí)方法。3) 說明各種通信系統(tǒng)的組成，了解它們的優(yōu)缺點，出現(xiàn)背景。重點說明

2、數(shù)字通信系統(tǒng)的特定和優(yōu)點。4) 介紹EDA的工程設(shè)計流程，說明當(dāng)前EDA設(shè)計的特點，用軟件方式設(shè)計硬件，用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)開發(fā)軟件自動完成的，因此類似軟件編程，不需太多的低層硬件知識，使學(xué)生克服畏難情緒。教學(xué)重點、難點：1) EDA技術(shù)的三個發(fā)展階段以及各階段的特點；2) EDA的定義和EDA技術(shù)的主要內(nèi)容；3) EDA的工程設(shè)計流程。教學(xué)方法：比較、舉例、圖解。參考書目與資料：略教學(xué)過程：（一）自我介紹，說明課時安排、成績評定方法、課程定位、教學(xué)網(wǎng)站的進入。（二）講授新課課堂教學(xué)實施過程共分六步。1) 介紹EDA技術(shù)的涵義。2) 說明EDA技術(shù)的發(fā)展背景，說明EDA

3、技術(shù)的三個發(fā)展階段，比較三個階段的各解決了什么問題，在此基礎(chǔ)上理解各階段的特點。3) 在第二步理解EDA技術(shù)進行電子系統(tǒng)設(shè)計的特點的基礎(chǔ)上引出并詳細說明EDA的定義，加深對EDA技術(shù)的涵義的理解。4) 在第三步詳細說明EDA的定義的基礎(chǔ)上，引出EDA技術(shù)的4個主要內(nèi)容：硬件描述語言：設(shè)計的主要表達手段；大規(guī)?？删幊踢壿嬈骷涸O(shè)計的載體；軟件開發(fā)工具：設(shè)計的工具；實驗開發(fā)系統(tǒng)：下載工具及硬件驗證工具。再分別介紹EDA技術(shù)的4個主要內(nèi)容：了解常用的硬件描述語言VHDL和Verilog；了解兩種常用的大規(guī)?？删幊踢壿嬈骷﨔PGA和CPLD以及它們各自的特點；了解主流EDA工具軟件；了解本課程使用的西

4、安唐都公司的TD-EAD實驗系統(tǒng)5) 說明課程要求：通過學(xué)習(xí)這門課程要掌握運用EDA開發(fā)工具設(shè)計開發(fā)電子系統(tǒng)，引出這門課程的特點：實踐性強，說明我們的學(xué)習(xí)方法：抓住一個重點：VHDL的編程；掌握兩個工具： Quartus II 和 TD-EAD實驗系統(tǒng)；運用三種手段：通過案例分析、應(yīng)用設(shè)計和上機實踐，實現(xiàn)理論與實踐相結(jié)合，邊學(xué)邊用，邊用邊學(xué)。6) 用設(shè)計一個簡單電子系統(tǒng)為例，引出EDA的工程設(shè)計流程。說明當(dāng)前EDA技術(shù)發(fā)展的特點：用軟件方式設(shè)計硬件；用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)開發(fā)軟件自動完成的；設(shè)計過程中可用有關(guān)軟件進行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)可集成在一個

5、芯片上，體積小、功耗低、可靠性高。現(xiàn)代EDA設(shè)計類似軟件編程，不需太多的低層硬件知識，使學(xué)生克服畏難情緒。同時這里又回顧復(fù)習(xí)了使用EDA技術(shù)進行電子系統(tǒng)設(shè)計的特點。最后圖解說明EDA的工程設(shè)計流程。教學(xué)后記：課程的第一堂課至關(guān)重要，一定要讓學(xué)生對整門課的學(xué)習(xí)有個系統(tǒng)的了解。學(xué)生需要了解為什么要上這門課，這門課到底要學(xué)什么，學(xué)了有什么用以及如何學(xué)習(xí)這門課。學(xué)生要對這門課有整體的了解，掌握這門課的難度，使學(xué)生既有學(xué)習(xí)的動力，又不會產(chǎn)生畏難情緒。特別是這門課比較難，因此學(xué)生容易產(chǎn)生畏難情緒，因此一定要提高他們的學(xué)習(xí)興趣、克服他們的畏難情緒。在第一次課不能講太快，語速要適中，不要講太深，特別是不能提太

6、多的專業(yè)詞匯（提了一定要解釋）。要多用圖解，而不是文字說明，這使學(xué)生有更直觀的印象。通過課后交流，學(xué)生反映這堂課聽得很輕松，他們歡迎這些方式。第二周課內(nèi) 容：安裝 Quartus ，VHDL 與 Quartus 初體驗教學(xué)目的：1) 理解VHDL語言的特點。2) 了解主流EDA工具Quartus ，掌握其安裝方法。3) 掌握使用 Quartus 進行FPGA設(shè)計的基本流程。教學(xué)重點、難點：使用Quartus 進行FPGA設(shè)計的基本流程。教學(xué)方法：舉例、演示。參考書目與資料：略教學(xué)過程：課堂教學(xué)實施過程共分兩步。1) 回顧上節(jié)課所講的EDA的主要內(nèi)容。在此基礎(chǔ)上引出VHDL語言的特點，并介紹主流

7、EDA開發(fā)工具Quartus ，說明它的不同版本的特點。重點介紹PC破解版的安裝步驟。演示安裝過程，在演示是重點提醒學(xué)生注意容易出錯的幾個地方。2) 回顧上節(jié)課所講的當(dāng)前EDA技術(shù)發(fā)展的特點，EDA的工程設(shè)計流程。在此基礎(chǔ)上說明使用 Quartus 進行FPGA設(shè)計的基本流程，并通過實際演示設(shè)計一個簡單的電子系統(tǒng)：與非門，說明使用 Quartus 和VHDL開發(fā)電子系統(tǒng)的基本流程。在演示過程中重點提醒學(xué)生注意容易出錯的幾個地方，并給出一些初學(xué)者的小竅門。教學(xué)后記：掌握使用Quartus 進行FPGA/CPLD設(shè)計的流程是EDA設(shè)計的基礎(chǔ)，因此必須熟悉Quartus 設(shè)計的流程，這是個實踐性非常

8、強問題，因此我們通過實際演示設(shè)計過程來說明，這樣更容易掌握。上午上理論課，下午的實驗就進行安裝 Quartus 和基本門電路實驗，學(xué)生在實際操作中熟悉掌握了設(shè)計流程。這里要注意理論課和實驗課時間安排，不要相隔太久。課后學(xué)生反映我們這種時間安排非常好，有效的加深了學(xué)生的印象。第三周課內(nèi) 容：VHDL 程序基本結(jié)構(gòu)，VHDL 基本數(shù)據(jù)類型，VHDL 數(shù)據(jù)對象教學(xué)目的：1) 掌握VHDL語言程序的基本結(jié)構(gòu)，特別是實體和結(jié)構(gòu)體。2) 掌握VHDL語言的語言要素，包括VHDL語言的基本數(shù)據(jù)類型、數(shù)據(jù)對象和VHDL 運算符，理解信號和變量的區(qū)別。教學(xué)重點、難點：VHDL語言程序的基本結(jié)構(gòu)，VHDL語言的語

9、言要素。教學(xué)方法：舉例、演示、歸納、比較。參考書目與資料：略教學(xué)過程：課堂教學(xué)實施過程共分三步。1)VHDL 程序基本結(jié)構(gòu)回顧上節(jié)課設(shè)計與非門的例子，引出設(shè)計與非門的設(shè)計思想：先確定系統(tǒng)功能和接口，再進行內(nèi)部電路設(shè)計，由此引出VHDL程序的基本結(jié)構(gòu)：實體：對應(yīng)系統(tǒng)接口，結(jié)構(gòu)體：對應(yīng)系統(tǒng)內(nèi)部電路。從與非門的VHDL程序中可以直觀的看到它的三部分：庫、程序包的調(diào)用，實體聲明，結(jié)構(gòu)體定義。以與非門的VHDL程序為例說明庫、程序包的調(diào)用的作用。說明調(diào)用語法，介紹常用的三個庫、程序包。以與非門的VHDL程序為例說明實體聲明的語法，各項的意義。提醒學(xué)生注意初學(xué)者容易出錯的地方，如：實體名必須與文件名相同，

10、否則編譯會出錯；最后一條端口聲明語句不可加分號等。并通過演示出錯情況，加深學(xué)生的印象。最后通過圖解歸納實體聲明的格式，容易出錯的地方，并對初學(xué)者進行相應(yīng)的建議：使用范例，在Edit> Insert Template 中選擇范例。Quartus 進行編譯時，要求關(guān)聯(lián)文件文件名相同，建議采用 Quartus 默認(rèn)文件名，不要自己更改文件名。以與非門的VHDL程序為例說明結(jié)構(gòu)體的語法，各項的意義。提醒學(xué)生注意初學(xué)者容易出錯的地方。并通過演示出錯情況，加深學(xué)生的印象。最后通過圖解歸納結(jié)構(gòu)體的格式，應(yīng)注意的地方。2)VHDL 基本數(shù)據(jù)類型回到與非門的VHDL程序的實體聲明部分，引出VHDL的數(shù)據(jù)類

11、型。介紹各種數(shù)據(jù)類型，重點介紹最常用的標(biāo)準(zhǔn)邏輯位、標(biāo)準(zhǔn)邏輯位矢量。提醒學(xué)生注意使用標(biāo)準(zhǔn)邏輯位矢量時必須注明數(shù)組中元素個數(shù)和排列方向，并舉例說明。最后比較VHDL和C語言中使用數(shù)據(jù)類型的異同點：VHDL同 C 語言一樣，必須先聲明端口和信號，然后才能使用，在聲明中必須定義它們的數(shù)據(jù)類型；與 C 語言不同，VHDL是強類型語言，只有相同數(shù)據(jù)類型的端口、信號和操作數(shù)才能相互作用。3)VHDL 數(shù)據(jù)對象介紹VHDL的數(shù)據(jù)對象：信號、變量和常量。以與非門的VHDL程序為例，通過圖解比較說明信號和端口的異同點。說信號聲明的格式和信號賦值語句的格式。重點說明矢量賦值，通過舉例說明在矢量賦值要特別注意兩矢量之

12、間的元素對應(yīng)關(guān)系。說明定義變量的語法格式、變量賦值的語法格式。比較信號和變量的區(qū)別。最后介紹定義常量的語法格式。教學(xué)后記：略。第四周課內(nèi) 容：VHDL 運算符、VHDL 并行信號賦值語句。 教學(xué)目的：1) 掌握VHDL 運算符。2) 掌握VHDL語言的并行信號賦值語句，特別是選擇信號賦值語句和條件信號賦值語句，理解條件信號賦值語句的各賦值子句的優(yōu)先級差別。教學(xué)重點、難點：并置運算符 “ & ”、選擇信號賦值語句、條件信號賦值語句。教學(xué)方法：舉例、演示、圖解。參考書目與資料：略教學(xué)過程：課堂教學(xué)實施過程共分四步。1) 分別介紹VHDL的四種運算符：算術(shù)運算符、并置運算符、關(guān)系運算符、邏輯

13、運算符。對算術(shù)運算符重點說明能支持的數(shù)據(jù)類型和不能支持的數(shù)據(jù)類型。并置運算符是本課程的一個難點，通過一個電路設(shè)計，舉例說明并置運算符的應(yīng)用。關(guān)系運算符重點說明能支持的數(shù)據(jù)類型。提醒學(xué)生注意：“<=”在條件語句中出現(xiàn)為小于等于，其它情況為信號賦值。邏輯運算符重點說明其優(yōu)先級關(guān)系。2) 并行語句是硬件描述語言區(qū)別于一般軟件程序語言的最顯著的特點之一。通過圖解說明常用并行語句特點，從圖中直觀的看到：并行語句之間是并行執(zhí)行，但并行語句內(nèi)部的執(zhí)行可以是順序的(進程語句 )，也可以是并行的(塊語句 )。3) 介紹并行信號賦值語句：簡單信號賦值語句、選擇信號賦值語句、條件信號賦值語句。給出選擇信號賦值

14、語句格式，并通過設(shè)計3-8 線譯碼器，說明如何使用選擇信號賦值語句。提醒學(xué)生注意容易出錯的幾點：“選擇值”一定要覆蓋所有可能情況，若不可能一一指定，則要借助 others為其它情況找個“出口”。因此強烈建議初學(xué)者使用 with select 語句時，最后都帶上 when others?！斑x擇值”必須互斥，不能出現(xiàn)條件重復(fù)或重疊的情況。給元素賦常數(shù)值，用單引號；給矢量賦常數(shù)值，用雙引號。通過演示出錯情況，加深學(xué)生的印象。4) 給出條件信號賦值語句格式，并通過設(shè)計8-3 線優(yōu)先編碼器，說明如何使用條件信號賦值語句。提醒學(xué)生注意容易：在執(zhí)行 When Else 語句時，賦值條件按書寫的先后順序逐項測

15、試，一旦發(fā)現(xiàn)某一賦值條件得到滿足，即將相應(yīng)表達式的值賦給目標(biāo)信號，并不再測試下面的賦值條件。即各賦值子句有優(yōu)先級的差別，按書寫的先后順序從高到低排列。通過觀察仿真結(jié)果，直觀的看到賦值優(yōu)先級，加深學(xué)生的印象。教學(xué)后記：略。 第五周課內(nèi) 容：進程語句、VHDL語言的順序語句。教學(xué)目的：1) 掌握進程語句，掌握進程的工作原理和特點，理解進程與時鐘的關(guān)系。2) 掌握VHDL語言的順序語句，特別是IF 語句和CASE語句，理解IF、CASE語句和選擇信號賦值語句、條件信號賦值語句的區(qū)別。教學(xué)重點、難點：進程的工作原理和特點，進程與時鐘的關(guān)系。IF 語句和CASE語句，IF 語句和CASE語句的嵌套。教學(xué)

16、方法：圖解、舉例、總結(jié)。參考書目與資料：略教學(xué)過程：課堂教學(xué)實施過程共分四步。1) 介紹進程語句的特點、格式，說明各項意義。圖解說明進程工作原理，通過該圖直觀的理解進程的特點：進程本身是并行語句，單其內(nèi)部是順序語句；進程只有在特定的時刻（敏感信號發(fā)生變化）才會被激活。在此基礎(chǔ)上說明進程與時鐘的關(guān)系。通過圖解說明時鐘上升沿驅(qū)動進程語句，使學(xué)生較好的理解了進程的時鐘和進程是一種隱形的循環(huán)。給出時鐘沿的VHDL描述，通過幾個寄存器的設(shè)計，說明如何使用進程語句，通過觀察波形仿真圖，加深學(xué)生對進程與時鐘的關(guān)系的理解。最后總結(jié)進程的要點和容易出錯的幾個地方。2) 介紹順序語句，提醒學(xué)生注意進程在激活的一瞬

17、間就執(zhí)行完進程中所有語句。重點介紹IF 語句和CASE 語句。給出IF 語句的三種格式，說明它們的特點。在此基礎(chǔ)上總結(jié)使用 IF 語句注意的要點。最后通過設(shè)計串行輸入并行輸出的移位寄存器和并行輸入串行輸出的移位寄存器，加深學(xué)生對IF語句、IF語句嵌套的理解。3) 給出CASE 語句的格式，說明CASE 語句使用要點。最后通過設(shè)計帶使能端的 2-4 譯碼器，加深學(xué)生對IF語句、IF語句嵌套的理解。4) 介紹LOOP語句和空語句。教學(xué)后記：進程語句是最具VHDL語言特色的語句，它提供了一種用算法描述硬件行為的方法，是使用最多的VHDL語句之一。掌握進程語句的特點，熟練運用進程語句和其它基本語句進行

18、組合和時序邏輯電路設(shè)計是本章的重點和難點。在使用進程語句中最難理解的是時鐘，我們通過圖解說明進程的工作原理過程，使學(xué)生較好的理解了進程的時鐘和進程是一種隱形的循環(huán)。課后學(xué)生反映較好。由于設(shè)計進程需要一定的數(shù)字電路知識，部分學(xué)生對進程和時鐘仍較難理解，這還需要通過不斷的上機實驗、編程才能掌握。第六周課內(nèi) 容：層次化設(shè)計概念、在Quartus II 中實現(xiàn)層次化設(shè)計教學(xué)目的：1) 理解層次化設(shè)計的優(yōu)點。2) 理解層次化設(shè)計的核心思想：模塊化、元件重用。3) 掌握在 Quartus II 中采用圖形法與文本法結(jié)合的混合輸入方法實現(xiàn)元件重用和系統(tǒng)的層次化設(shè)計。教學(xué)重點、難點：在Quartus II 中

19、實現(xiàn)層次化設(shè)計。教學(xué)方法：圖解、舉例、演示。參考書目與資料：略教學(xué)過程：課堂教學(xué)實施過程共分三步。1) 說明層次化設(shè)計的優(yōu)點。圖解說明層次化設(shè)計的核心思想：模塊化、元件重用。加深對層次化設(shè)計的優(yōu)點的理解。2) 圖解說明在 Quartus II 中實現(xiàn)系統(tǒng)層次化設(shè)計的主要步驟：首先按自頂向下的設(shè)計方法，設(shè)計系統(tǒng)，劃分和定義系統(tǒng)子模塊，形成系統(tǒng)層次化設(shè)計圖。其次用 VHDL 語言設(shè)計底層子模塊，并生成相應(yīng)的元件符號。最后調(diào)用下層元件，完成上層模塊的設(shè)計，并生成相應(yīng)的元件符號。這樣從底層元件開始，自底向上完成系統(tǒng)的設(shè)計。3) 通過實際演示時鐘選擇器的設(shè)計過程，說明如何在Quartus II 中實現(xiàn)系

20、統(tǒng)層次化設(shè)計，主要包括模塊劃分、元件設(shè)計文件的建立、元件符號的生成、元件調(diào)用、LPM宏模塊的調(diào)用與參數(shù)配置、頂層電路原理圖的建立。教學(xué)后記：結(jié)合實驗五時鐘選擇器實驗來學(xué)習(xí)如何在Quartus II 中實現(xiàn)層次化設(shè)計。在實驗課上指導(dǎo)學(xué)生完成模塊劃分、元件設(shè)計文件的建立、元件符號的生成、元件調(diào)用、LPM宏模塊的調(diào)用與參數(shù)配置、頂層電路原理圖的建立，最終在Quartus II完成一個復(fù)雜數(shù)字系統(tǒng)的層次化設(shè)計。通過實驗課，使學(xué)生掌握在 Quartus II 中采用圖形法與文本法結(jié)合的混合輸入方法實現(xiàn)元件重用和系統(tǒng)的層次化設(shè)計。第七周課內(nèi) 容：系統(tǒng)層次化設(shè)計進階 教學(xué)目的：理解元件例化、程序包和類屬映射

21、。教學(xué)重點、難點：略教學(xué)方法：圖解、舉例。參考書目與資料：略教學(xué)過程：課堂教學(xué)實施過程共分四步。1) 回顧上節(jié)課的內(nèi)容：在Quartus II 中實現(xiàn)層次化設(shè)計，并引出新問題：如何用 VHDL 語言而不是元件符號來調(diào)用已設(shè)計的元件，實現(xiàn)系統(tǒng)層次化設(shè)計。由此引出元件例化、程序包和類屬映射這幾個層次化設(shè)計中最重要的VHDL語句。2) 說明什么是元件例化：將以前設(shè)計的實體當(dāng)作本設(shè)計的一個元件 (元件定義)，然后再調(diào)用這個元件，即用VHDL語言將各元件之間的連接關(guān)系描述出來 (元件映射)。介紹元件例化中的元件定義和元件映射的語法格式，說明各項意義。通過一個例子引用2分頻電路，來說明如何使用元件例化。3

22、) 通過圖解說明元件例化語句的缺點：如果在一個實體中用到多個元件，那么在其結(jié)構(gòu)體中要用大量篇幅定義元件。元件定義在結(jié)構(gòu)體中，只有這個實體能調(diào)用該元件，如果有多個實體用到同一個元件，那么在這多個實體中都要對該元件進行定義。通過對該問題的解決，引出程序包：將數(shù)據(jù)類型、元件定義、子程序等收集到一個VHDL程序包中，只要在設(shè)計實體中用USE語句調(diào)用該程序包，就可以使用這些預(yù)定義的數(shù)據(jù)類型、元件定義、子程序。說明程序包的語法格式，通過舉例說明如何在程序包中進行元件定義以及如何應(yīng)用程序包。提醒學(xué)生注意容易出錯的地方：程序包設(shè)計文件應(yīng)保存為同名的VHDL文件并編譯。只有編譯過的程序包才能被其它設(shè)計實體調(diào)用。

23、4) 通過一個常見的實際問題：設(shè)計一個帶參數(shù)的電子系統(tǒng)，使其應(yīng)用范圍更廣，引出類屬映射語句。通過設(shè)計帶參數(shù)的分頻器，說明如何用 VHDL 語言設(shè)計和調(diào)用帶參數(shù)的元件。教學(xué)后記：這節(jié)為選講內(nèi)容，我們只介紹了語法和使用方法。第八周課內(nèi) 容：Moore 狀態(tài)機的 VHDL 描述、Mealy 狀態(tài)機的 VHDL 描述。教學(xué)目的：理解什么是Moore 狀態(tài)機和Mealy 狀態(tài)機，掌握Moore 狀態(tài)機和Mealy 狀態(tài)機的 VHDL 描述。教學(xué)重點、難點：Moore 狀態(tài)機和Mealy 狀態(tài)機的 VHDL 描述。教學(xué)方法：圖解、舉例、類比。參考書目與資料：略教學(xué)過程：課堂教學(xué)實施過程共分三步。1) 說明

24、組合邏輯和時序邏輯的區(qū)別。用老式按鈕風(fēng)扇類比組合邏輯，空調(diào)遙控器類比時序邏輯，形象的說明了組合電路的輸出只與當(dāng)前輸入有關(guān)。時序邏輯電路的輸出不僅與當(dāng)前輸入有關(guān)，還與過去的一系列輸入有關(guān)。由此引出狀態(tài)機：輸出由當(dāng)前狀態(tài)和當(dāng)前輸入決定，是一種廣義的時序電路。狀態(tài)機分Moore與Mealy型。說明這兩種狀態(tài)機的特點：Moore型輸出僅取決于其所處狀態(tài)，Mealy型輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入有關(guān)，更常見。舉例說明Moore 型狀態(tài)機，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖加強Moore型輸出僅取決于其所處狀態(tài)的理解。舉例說明Mealy型狀態(tài)機，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖說明Mealy型輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入有關(guān)的特點。2) 以Moore狀態(tài)機的狀態(tài)轉(zhuǎn)換圖說明如何用VHDL來描述Moore狀態(tài)機，分為兩個進程：確定狀態(tài)轉(zhuǎn)移的進程 Chang_State，決定輸出值的進程 Output_Process。狀態(tài)轉(zhuǎn)移進程：Moore 狀態(tài)機狀態(tài)轉(zhuǎn)移與輸出 Dout 無關(guān)。當(dāng)S0狀態(tài)輸入0時，仍然還在S0狀態(tài)，沒有進行狀態(tài)轉(zhuǎn)移，因此也與這種自環(huán)與狀態(tài)轉(zhuǎn)移無關(guān)。狀態(tài)轉(zhuǎn)移