可編程邏輯器件的設(shè)計(jì)與測(cè)試教案

1、鄂州職業(yè)大學(xué)教學(xué)教案可編程邏輯器件的設(shè)計(jì)與測(cè)試院系：電子電氣工程系專業(yè)：11級(jí)電子信息工程技術(shù)授課教師：涂貴軍 “可編程邏輯器件的設(shè)計(jì)與測(cè)試”教案第一周課內(nèi) 容：1) 介紹EDA技術(shù)的涵義、發(fā)展歷程和應(yīng)用領(lǐng)域；2) 介紹EDA技術(shù)的主要內(nèi)容；3) 介紹EDA的工程設(shè)計(jì)流程；4) 說明本課程的特點(diǎn)與學(xué)習(xí)方法。教學(xué)目的：1) 通過介紹EDA技術(shù)的涵義、發(fā)展歷程和應(yīng)用領(lǐng)域，使學(xué)生了解本課程的實(shí)際應(yīng)用很大，調(diào)動(dòng)學(xué)生學(xué)習(xí)這門課程的積極性2) 通過介紹EDA技術(shù)的主要內(nèi)容，使學(xué)生了解這門課程要學(xué)習(xí)什么。在此基礎(chǔ)上說明本課程的特點(diǎn)與學(xué)習(xí)方法。3) 說明各種通信系統(tǒng)的組成，了解它們的優(yōu)缺點(diǎn)，出現(xiàn)背景。重點(diǎn)說明

2、數(shù)字通信系統(tǒng)的特定和優(yōu)點(diǎn)。4) 介紹EDA的工程設(shè)計(jì)流程，說明當(dāng)前EDA設(shè)計(jì)的特點(diǎn)，用軟件方式設(shè)計(jì)硬件，用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)開發(fā)軟件自動(dòng)完成的，因此類似軟件編程，不需太多的低層硬件知識(shí)，使學(xué)生克服畏難情緒。教學(xué)重點(diǎn)、難點(diǎn)：1) EDA技術(shù)的三個(gè)發(fā)展階段以及各階段的特點(diǎn)；2) EDA的定義和EDA技術(shù)的主要內(nèi)容；3) EDA的工程設(shè)計(jì)流程。教學(xué)方法：比較、舉例、圖解。參考書目與資料：略教學(xué)過程：（一）自我介紹，說明課時(shí)安排、成績(jī)?cè)u(píng)定方法、課程定位、教學(xué)網(wǎng)站的進(jìn)入。（二）講授新課課堂教學(xué)實(shí)施過程共分六步。1) 介紹EDA技術(shù)的涵義。2) 說明EDA技術(shù)的發(fā)展背景，說明EDA

3、技術(shù)的三個(gè)發(fā)展階段，比較三個(gè)階段的各解決了什么問題，在此基礎(chǔ)上理解各階段的特點(diǎn)。3) 在第二步理解EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的特點(diǎn)的基礎(chǔ)上引出并詳細(xì)說明EDA的定義，加深對(duì)EDA技術(shù)的涵義的理解。4) 在第三步詳細(xì)說明EDA的定義的基礎(chǔ)上，引出EDA技術(shù)的4個(gè)主要內(nèi)容：硬件描述語言：設(shè)計(jì)的主要表達(dá)手段；大規(guī)?？删幊踢壿嬈骷涸O(shè)計(jì)的載體；軟件開發(fā)工具：設(shè)計(jì)的工具；實(shí)驗(yàn)開發(fā)系統(tǒng)：下載工具及硬件驗(yàn)證工具。再分別介紹EDA技術(shù)的4個(gè)主要內(nèi)容：了解常用的硬件描述語言VHDL和Verilog；了解兩種常用的大規(guī)?？删幊踢壿嬈骷﨔PGA和CPLD以及它們各自的特點(diǎn)；了解主流EDA工具軟件；了解本課程使用的西

4、安唐都公司的TD-EAD實(shí)驗(yàn)系統(tǒng)5) 說明課程要求：通過學(xué)習(xí)這門課程要掌握運(yùn)用EDA開發(fā)工具設(shè)計(jì)開發(fā)電子系統(tǒng)，引出這門課程的特點(diǎn)：實(shí)踐性強(qiáng)，說明我們的學(xué)習(xí)方法：抓住一個(gè)重點(diǎn)：VHDL的編程；掌握兩個(gè)工具： Quartus II 和 TD-EAD實(shí)驗(yàn)系統(tǒng)；運(yùn)用三種手段：通過案例分析、應(yīng)用設(shè)計(jì)和上機(jī)實(shí)踐，實(shí)現(xiàn)理論與實(shí)踐相結(jié)合，邊學(xué)邊用，邊用邊學(xué)。6) 用設(shè)計(jì)一個(gè)簡(jiǎn)單電子系統(tǒng)為例，引出EDA的工程設(shè)計(jì)流程。說明當(dāng)前EDA技術(shù)發(fā)展的特點(diǎn)：用軟件方式設(shè)計(jì)硬件；用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)開發(fā)軟件自動(dòng)完成的；設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；整個(gè)系統(tǒng)可集成在一個(gè)

5、芯片上，體積小、功耗低、可靠性高?，F(xiàn)代EDA設(shè)計(jì)類似軟件編程，不需太多的低層硬件知識(shí)，使學(xué)生克服畏難情緒。同時(shí)這里又回顧復(fù)習(xí)了使用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的特點(diǎn)。最后圖解說明EDA的工程設(shè)計(jì)流程。教學(xué)后記：課程的第一堂課至關(guān)重要，一定要讓學(xué)生對(duì)整門課的學(xué)習(xí)有個(gè)系統(tǒng)的了解。學(xué)生需要了解為什么要上這門課，這門課到底要學(xué)什么，學(xué)了有什么用以及如何學(xué)習(xí)這門課。學(xué)生要對(duì)這門課有整體的了解，掌握這門課的難度，使學(xué)生既有學(xué)習(xí)的動(dòng)力，又不會(huì)產(chǎn)生畏難情緒。特別是這門課比較難，因此學(xué)生容易產(chǎn)生畏難情緒，因此一定要提高他們的學(xué)習(xí)興趣、克服他們的畏難情緒。在第一次課不能講太快，語速要適中，不要講太深，特別是不能提太

6、多的專業(yè)詞匯（提了一定要解釋）。要多用圖解，而不是文字說明，這使學(xué)生有更直觀的印象。通過課后交流，學(xué)生反映這堂課聽得很輕松，他們歡迎這些方式。第二周課內(nèi) 容：安裝 Quartus ，VHDL 與 Quartus 初體驗(yàn)教學(xué)目的：1) 理解VHDL語言的特點(diǎn)。2) 了解主流EDA工具Quartus ，掌握其安裝方法。3) 掌握使用 Quartus 進(jìn)行FPGA設(shè)計(jì)的基本流程。教學(xué)重點(diǎn)、難點(diǎn)：使用Quartus 進(jìn)行FPGA設(shè)計(jì)的基本流程。教學(xué)方法：舉例、演示。參考書目與資料：略教學(xué)過程：課堂教學(xué)實(shí)施過程共分兩步。1) 回顧上節(jié)課所講的EDA的主要內(nèi)容。在此基礎(chǔ)上引出VHDL語言的特點(diǎn)，并介紹主流

7、EDA開發(fā)工具Quartus ，說明它的不同版本的特點(diǎn)。重點(diǎn)介紹PC破解版的安裝步驟。演示安裝過程，在演示是重點(diǎn)提醒學(xué)生注意容易出錯(cuò)的幾個(gè)地方。2) 回顧上節(jié)課所講的當(dāng)前EDA技術(shù)發(fā)展的特點(diǎn)，EDA的工程設(shè)計(jì)流程。在此基礎(chǔ)上說明使用 Quartus 進(jìn)行FPGA設(shè)計(jì)的基本流程，并通過實(shí)際演示設(shè)計(jì)一個(gè)簡(jiǎn)單的電子系統(tǒng)：與非門，說明使用 Quartus 和VHDL開發(fā)電子系統(tǒng)的基本流程。在演示過程中重點(diǎn)提醒學(xué)生注意容易出錯(cuò)的幾個(gè)地方，并給出一些初學(xué)者的小竅門。教學(xué)后記：掌握使用Quartus 進(jìn)行FPGA/CPLD設(shè)計(jì)的流程是EDA設(shè)計(jì)的基礎(chǔ)，因此必須熟悉Quartus 設(shè)計(jì)的流程，這是個(gè)實(shí)踐性非常

8、強(qiáng)問題，因此我們通過實(shí)際演示設(shè)計(jì)過程來說明，這樣更容易掌握。上午上理論課，下午的實(shí)驗(yàn)就進(jìn)行安裝 Quartus 和基本門電路實(shí)驗(yàn)，學(xué)生在實(shí)際操作中熟悉掌握了設(shè)計(jì)流程。這里要注意理論課和實(shí)驗(yàn)課時(shí)間安排，不要相隔太久。課后學(xué)生反映我們這種時(shí)間安排非常好，有效的加深了學(xué)生的印象。第三周課內(nèi) 容：VHDL 程序基本結(jié)構(gòu)，VHDL 基本數(shù)據(jù)類型，VHDL 數(shù)據(jù)對(duì)象教學(xué)目的：1) 掌握VHDL語言程序的基本結(jié)構(gòu)，特別是實(shí)體和結(jié)構(gòu)體。2) 掌握VHDL語言的語言要素，包括VHDL語言的基本數(shù)據(jù)類型、數(shù)據(jù)對(duì)象和VHDL 運(yùn)算符，理解信號(hào)和變量的區(qū)別。教學(xué)重點(diǎn)、難點(diǎn)：VHDL語言程序的基本結(jié)構(gòu)，VHDL語言的語

9、言要素。教學(xué)方法：舉例、演示、歸納、比較。參考書目與資料：略教學(xué)過程：課堂教學(xué)實(shí)施過程共分三步。1)VHDL 程序基本結(jié)構(gòu)回顧上節(jié)課設(shè)計(jì)與非門的例子，引出設(shè)計(jì)與非門的設(shè)計(jì)思想：先確定系統(tǒng)功能和接口，再進(jìn)行內(nèi)部電路設(shè)計(jì)，由此引出VHDL程序的基本結(jié)構(gòu)：實(shí)體：對(duì)應(yīng)系統(tǒng)接口，結(jié)構(gòu)體：對(duì)應(yīng)系統(tǒng)內(nèi)部電路。從與非門的VHDL程序中可以直觀的看到它的三部分：庫(kù)、程序包的調(diào)用，實(shí)體聲明，結(jié)構(gòu)體定義。以與非門的VHDL程序?yàn)槔f明庫(kù)、程序包的調(diào)用的作用。說明調(diào)用語法，介紹常用的三個(gè)庫(kù)、程序包。以與非門的VHDL程序?yàn)槔f明實(shí)體聲明的語法，各項(xiàng)的意義。提醒學(xué)生注意初學(xué)者容易出錯(cuò)的地方，如：實(shí)體名必須與文件名相同，

10、否則編譯會(huì)出錯(cuò)；最后一條端口聲明語句不可加分號(hào)等。并通過演示出錯(cuò)情況，加深學(xué)生的印象。最后通過圖解歸納實(shí)體聲明的格式，容易出錯(cuò)的地方，并對(duì)初學(xué)者進(jìn)行相應(yīng)的建議：使用范例，在Edit> Insert Template 中選擇范例。Quartus 進(jìn)行編譯時(shí)，要求關(guān)聯(lián)文件文件名相同，建議采用 Quartus 默認(rèn)文件名，不要自己更改文件名。以與非門的VHDL程序?yàn)槔f明結(jié)構(gòu)體的語法，各項(xiàng)的意義。提醒學(xué)生注意初學(xué)者容易出錯(cuò)的地方。并通過演示出錯(cuò)情況，加深學(xué)生的印象。最后通過圖解歸納結(jié)構(gòu)體的格式，應(yīng)注意的地方。2)VHDL 基本數(shù)據(jù)類型回到與非門的VHDL程序的實(shí)體聲明部分，引出VHDL的數(shù)據(jù)類

11、型。介紹各種數(shù)據(jù)類型，重點(diǎn)介紹最常用的標(biāo)準(zhǔn)邏輯位、標(biāo)準(zhǔn)邏輯位矢量。提醒學(xué)生注意使用標(biāo)準(zhǔn)邏輯位矢量時(shí)必須注明數(shù)組中元素個(gè)數(shù)和排列方向，并舉例說明。最后比較VHDL和C語言中使用數(shù)據(jù)類型的異同點(diǎn)：VHDL同 C 語言一樣，必須先聲明端口和信號(hào)，然后才能使用，在聲明中必須定義它們的數(shù)據(jù)類型；與 C 語言不同，VHDL是強(qiáng)類型語言，只有相同數(shù)據(jù)類型的端口、信號(hào)和操作數(shù)才能相互作用。3)VHDL 數(shù)據(jù)對(duì)象介紹VHDL的數(shù)據(jù)對(duì)象：信號(hào)、變量和常量。以與非門的VHDL程序?yàn)槔?，通過圖解比較說明信號(hào)和端口的異同點(diǎn)。說信號(hào)聲明的格式和信號(hào)賦值語句的格式。重點(diǎn)說明矢量賦值，通過舉例說明在矢量賦值要特別注意兩矢量之

12、間的元素對(duì)應(yīng)關(guān)系。說明定義變量的語法格式、變量賦值的語法格式。比較信號(hào)和變量的區(qū)別。最后介紹定義常量的語法格式。教學(xué)后記：略。第四周課內(nèi) 容：VHDL 運(yùn)算符、VHDL 并行信號(hào)賦值語句。 教學(xué)目的：1) 掌握VHDL 運(yùn)算符。2) 掌握VHDL語言的并行信號(hào)賦值語句，特別是選擇信號(hào)賦值語句和條件信號(hào)賦值語句，理解條件信號(hào)賦值語句的各賦值子句的優(yōu)先級(jí)差別。教學(xué)重點(diǎn)、難點(diǎn)：并置運(yùn)算符 “ & ”、選擇信號(hào)賦值語句、條件信號(hào)賦值語句。教學(xué)方法：舉例、演示、圖解。參考書目與資料：略教學(xué)過程：課堂教學(xué)實(shí)施過程共分四步。1) 分別介紹VHDL的四種運(yùn)算符：算術(shù)運(yùn)算符、并置運(yùn)算符、關(guān)系運(yùn)算符、邏輯

13、運(yùn)算符。對(duì)算術(shù)運(yùn)算符重點(diǎn)說明能支持的數(shù)據(jù)類型和不能支持的數(shù)據(jù)類型。并置運(yùn)算符是本課程的一個(gè)難點(diǎn)，通過一個(gè)電路設(shè)計(jì)，舉例說明并置運(yùn)算符的應(yīng)用。關(guān)系運(yùn)算符重點(diǎn)說明能支持的數(shù)據(jù)類型。提醒學(xué)生注意：“<=”在條件語句中出現(xiàn)為小于等于，其它情況為信號(hào)賦值。邏輯運(yùn)算符重點(diǎn)說明其優(yōu)先級(jí)關(guān)系。2) 并行語句是硬件描述語言區(qū)別于一般軟件程序語言的最顯著的特點(diǎn)之一。通過圖解說明常用并行語句特點(diǎn)，從圖中直觀的看到：并行語句之間是并行執(zhí)行，但并行語句內(nèi)部的執(zhí)行可以是順序的(進(jìn)程語句 )，也可以是并行的(塊語句 )。3) 介紹并行信號(hào)賦值語句：簡(jiǎn)單信號(hào)賦值語句、選擇信號(hào)賦值語句、條件信號(hào)賦值語句。給出選擇信號(hào)賦值

14、語句格式，并通過設(shè)計(jì)3-8 線譯碼器，說明如何使用選擇信號(hào)賦值語句。提醒學(xué)生注意容易出錯(cuò)的幾點(diǎn)：“選擇值”一定要覆蓋所有可能情況，若不可能一一指定，則要借助 others為其它情況找個(gè)“出口”。因此強(qiáng)烈建議初學(xué)者使用 with select 語句時(shí)，最后都帶上 when others?！斑x擇值”必須互斥，不能出現(xiàn)條件重復(fù)或重疊的情況。給元素賦常數(shù)值，用單引號(hào)；給矢量賦常數(shù)值，用雙引號(hào)。通過演示出錯(cuò)情況，加深學(xué)生的印象。4) 給出條件信號(hào)賦值語句格式，并通過設(shè)計(jì)8-3 線優(yōu)先編碼器，說明如何使用條件信號(hào)賦值語句。提醒學(xué)生注意容易：在執(zhí)行 When Else 語句時(shí)，賦值條件按書寫的先后順序逐項(xiàng)測(cè)

15、試，一旦發(fā)現(xiàn)某一賦值條件得到滿足，即將相應(yīng)表達(dá)式的值賦給目標(biāo)信號(hào)，并不再測(cè)試下面的賦值條件。即各賦值子句有優(yōu)先級(jí)的差別，按書寫的先后順序從高到低排列。通過觀察仿真結(jié)果，直觀的看到賦值優(yōu)先級(jí)，加深學(xué)生的印象。教學(xué)后記：略。 第五周課內(nèi) 容：進(jìn)程語句、VHDL語言的順序語句。教學(xué)目的：1) 掌握進(jìn)程語句，掌握進(jìn)程的工作原理和特點(diǎn)，理解進(jìn)程與時(shí)鐘的關(guān)系。2) 掌握VHDL語言的順序語句，特別是IF 語句和CASE語句，理解IF、CASE語句和選擇信號(hào)賦值語句、條件信號(hào)賦值語句的區(qū)別。教學(xué)重點(diǎn)、難點(diǎn)：進(jìn)程的工作原理和特點(diǎn)，進(jìn)程與時(shí)鐘的關(guān)系。IF 語句和CASE語句，IF 語句和CASE語句的嵌套。教學(xué)

16、方法：圖解、舉例、總結(jié)。參考書目與資料：略教學(xué)過程：課堂教學(xué)實(shí)施過程共分四步。1) 介紹進(jìn)程語句的特點(diǎn)、格式，說明各項(xiàng)意義。圖解說明進(jìn)程工作原理，通過該圖直觀的理解進(jìn)程的特點(diǎn)：進(jìn)程本身是并行語句，單其內(nèi)部是順序語句；進(jìn)程只有在特定的時(shí)刻（敏感信號(hào)發(fā)生變化）才會(huì)被激活。在此基礎(chǔ)上說明進(jìn)程與時(shí)鐘的關(guān)系。通過圖解說明時(shí)鐘上升沿驅(qū)動(dòng)進(jìn)程語句，使學(xué)生較好的理解了進(jìn)程的時(shí)鐘和進(jìn)程是一種隱形的循環(huán)。給出時(shí)鐘沿的VHDL描述，通過幾個(gè)寄存器的設(shè)計(jì)，說明如何使用進(jìn)程語句，通過觀察波形仿真圖，加深學(xué)生對(duì)進(jìn)程與時(shí)鐘的關(guān)系的理解。最后總結(jié)進(jìn)程的要點(diǎn)和容易出錯(cuò)的幾個(gè)地方。2) 介紹順序語句，提醒學(xué)生注意進(jìn)程在激活的一瞬

17、間就執(zhí)行完進(jìn)程中所有語句。重點(diǎn)介紹IF 語句和CASE 語句。給出IF 語句的三種格式，說明它們的特點(diǎn)。在此基礎(chǔ)上總結(jié)使用 IF 語句注意的要點(diǎn)。最后通過設(shè)計(jì)串行輸入并行輸出的移位寄存器和并行輸入串行輸出的移位寄存器，加深學(xué)生對(duì)IF語句、IF語句嵌套的理解。3) 給出CASE 語句的格式，說明CASE 語句使用要點(diǎn)。最后通過設(shè)計(jì)帶使能端的 2-4 譯碼器，加深學(xué)生對(duì)IF語句、IF語句嵌套的理解。4) 介紹LOOP語句和空語句。教學(xué)后記：進(jìn)程語句是最具VHDL語言特色的語句，它提供了一種用算法描述硬件行為的方法，是使用最多的VHDL語句之一。掌握進(jìn)程語句的特點(diǎn)，熟練運(yùn)用進(jìn)程語句和其它基本語句進(jìn)行

18、組合和時(shí)序邏輯電路設(shè)計(jì)是本章的重點(diǎn)和難點(diǎn)。在使用進(jìn)程語句中最難理解的是時(shí)鐘，我們通過圖解說明進(jìn)程的工作原理過程，使學(xué)生較好的理解了進(jìn)程的時(shí)鐘和進(jìn)程是一種隱形的循環(huán)。課后學(xué)生反映較好。由于設(shè)計(jì)進(jìn)程需要一定的數(shù)字電路知識(shí)，部分學(xué)生對(duì)進(jìn)程和時(shí)鐘仍較難理解，這還需要通過不斷的上機(jī)實(shí)驗(yàn)、編程才能掌握。第六周課內(nèi) 容：層次化設(shè)計(jì)概念、在Quartus II 中實(shí)現(xiàn)層次化設(shè)計(jì)教學(xué)目的：1) 理解層次化設(shè)計(jì)的優(yōu)點(diǎn)。2) 理解層次化設(shè)計(jì)的核心思想：模塊化、元件重用。3) 掌握在 Quartus II 中采用圖形法與文本法結(jié)合的混合輸入方法實(shí)現(xiàn)元件重用和系統(tǒng)的層次化設(shè)計(jì)。教學(xué)重點(diǎn)、難點(diǎn)：在Quartus II 中

19、實(shí)現(xiàn)層次化設(shè)計(jì)。教學(xué)方法：圖解、舉例、演示。參考書目與資料：略教學(xué)過程：課堂教學(xué)實(shí)施過程共分三步。1) 說明層次化設(shè)計(jì)的優(yōu)點(diǎn)。圖解說明層次化設(shè)計(jì)的核心思想：模塊化、元件重用。加深對(duì)層次化設(shè)計(jì)的優(yōu)點(diǎn)的理解。2) 圖解說明在 Quartus II 中實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì)的主要步驟：首先按自頂向下的設(shè)計(jì)方法，設(shè)計(jì)系統(tǒng)，劃分和定義系統(tǒng)子模塊，形成系統(tǒng)層次化設(shè)計(jì)圖。其次用 VHDL 語言設(shè)計(jì)底層子模塊，并生成相應(yīng)的元件符號(hào)。最后調(diào)用下層元件，完成上層模塊的設(shè)計(jì)，并生成相應(yīng)的元件符號(hào)。這樣從底層元件開始，自底向上完成系統(tǒng)的設(shè)計(jì)。3) 通過實(shí)際演示時(shí)鐘選擇器的設(shè)計(jì)過程，說明如何在Quartus II 中實(shí)現(xiàn)系

20、統(tǒng)層次化設(shè)計(jì)，主要包括模塊劃分、元件設(shè)計(jì)文件的建立、元件符號(hào)的生成、元件調(diào)用、LPM宏模塊的調(diào)用與參數(shù)配置、頂層電路原理圖的建立。教學(xué)后記：結(jié)合實(shí)驗(yàn)五時(shí)鐘選擇器實(shí)驗(yàn)來學(xué)習(xí)如何在Quartus II 中實(shí)現(xiàn)層次化設(shè)計(jì)。在實(shí)驗(yàn)課上指導(dǎo)學(xué)生完成模塊劃分、元件設(shè)計(jì)文件的建立、元件符號(hào)的生成、元件調(diào)用、LPM宏模塊的調(diào)用與參數(shù)配置、頂層電路原理圖的建立，最終在Quartus II完成一個(gè)復(fù)雜數(shù)字系統(tǒng)的層次化設(shè)計(jì)。通過實(shí)驗(yàn)課，使學(xué)生掌握在 Quartus II 中采用圖形法與文本法結(jié)合的混合輸入方法實(shí)現(xiàn)元件重用和系統(tǒng)的層次化設(shè)計(jì)。第七周課內(nèi) 容：系統(tǒng)層次化設(shè)計(jì)進(jìn)階 教學(xué)目的：理解元件例化、程序包和類屬映射

21、。教學(xué)重點(diǎn)、難點(diǎn)：略教學(xué)方法：圖解、舉例。參考書目與資料：略教學(xué)過程：課堂教學(xué)實(shí)施過程共分四步。1) 回顧上節(jié)課的內(nèi)容：在Quartus II 中實(shí)現(xiàn)層次化設(shè)計(jì)，并引出新問題：如何用 VHDL 語言而不是元件符號(hào)來調(diào)用已設(shè)計(jì)的元件，實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì)。由此引出元件例化、程序包和類屬映射這幾個(gè)層次化設(shè)計(jì)中最重要的VHDL語句。2) 說明什么是元件例化：將以前設(shè)計(jì)的實(shí)體當(dāng)作本設(shè)計(jì)的一個(gè)元件 (元件定義)，然后再調(diào)用這個(gè)元件，即用VHDL語言將各元件之間的連接關(guān)系描述出來 (元件映射)。介紹元件例化中的元件定義和元件映射的語法格式，說明各項(xiàng)意義。通過一個(gè)例子引用2分頻電路，來說明如何使用元件例化。3

22、) 通過圖解說明元件例化語句的缺點(diǎn)：如果在一個(gè)實(shí)體中用到多個(gè)元件，那么在其結(jié)構(gòu)體中要用大量篇幅定義元件。元件定義在結(jié)構(gòu)體中，只有這個(gè)實(shí)體能調(diào)用該元件，如果有多個(gè)實(shí)體用到同一個(gè)元件，那么在這多個(gè)實(shí)體中都要對(duì)該元件進(jìn)行定義。通過對(duì)該問題的解決，引出程序包：將數(shù)據(jù)類型、元件定義、子程序等收集到一個(gè)VHDL程序包中，只要在設(shè)計(jì)實(shí)體中用USE語句調(diào)用該程序包，就可以使用這些預(yù)定義的數(shù)據(jù)類型、元件定義、子程序。說明程序包的語法格式，通過舉例說明如何在程序包中進(jìn)行元件定義以及如何應(yīng)用程序包。提醒學(xué)生注意容易出錯(cuò)的地方：程序包設(shè)計(jì)文件應(yīng)保存為同名的VHDL文件并編譯。只有編譯過的程序包才能被其它設(shè)計(jì)實(shí)體調(diào)用。

23、4) 通過一個(gè)常見的實(shí)際問題：設(shè)計(jì)一個(gè)帶參數(shù)的電子系統(tǒng)，使其應(yīng)用范圍更廣，引出類屬映射語句。通過設(shè)計(jì)帶參數(shù)的分頻器，說明如何用 VHDL 語言設(shè)計(jì)和調(diào)用帶參數(shù)的元件。教學(xué)后記：這節(jié)為選講內(nèi)容，我們只介紹了語法和使用方法。第八周課內(nèi) 容：Moore 狀態(tài)機(jī)的 VHDL 描述、Mealy 狀態(tài)機(jī)的 VHDL 描述。教學(xué)目的：理解什么是Moore 狀態(tài)機(jī)和Mealy 狀態(tài)機(jī)，掌握Moore 狀態(tài)機(jī)和Mealy 狀態(tài)機(jī)的 VHDL 描述。教學(xué)重點(diǎn)、難點(diǎn)：Moore 狀態(tài)機(jī)和Mealy 狀態(tài)機(jī)的 VHDL 描述。教學(xué)方法：圖解、舉例、類比。參考書目與資料：略教學(xué)過程：課堂教學(xué)實(shí)施過程共分三步。1) 說明

24、組合邏輯和時(shí)序邏輯的區(qū)別。用老式按鈕風(fēng)扇類比組合邏輯，空調(diào)遙控器類比時(shí)序邏輯，形象的說明了組合電路的輸出只與當(dāng)前輸入有關(guān)。時(shí)序邏輯電路的輸出不僅與當(dāng)前輸入有關(guān)，還與過去的一系列輸入有關(guān)。由此引出狀態(tài)機(jī)：輸出由當(dāng)前狀態(tài)和當(dāng)前輸入決定，是一種廣義的時(shí)序電路。狀態(tài)機(jī)分Moore與Mealy型。說明這兩種狀態(tài)機(jī)的特點(diǎn)：Moore型輸出僅取決于其所處狀態(tài)，Mealy型輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入有關(guān)，更常見。舉例說明Moore 型狀態(tài)機(jī)，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖加強(qiáng)Moore型輸出僅取決于其所處狀態(tài)的理解。舉例說明Mealy型狀態(tài)機(jī)，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖說明Mealy型輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入有關(guān)的特點(diǎn)。2) 以Moore狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換圖說明如何用VHDL來描述Moore狀態(tài)機(jī)，分為兩個(gè)進(jìn)程：確定狀態(tài)轉(zhuǎn)移的進(jìn)程 Chang_State，決定輸出值的進(jìn)程 Output_Process。狀態(tài)轉(zhuǎn)移進(jìn)程：Moore 狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移與輸出 Dout 無關(guān)。當(dāng)S0狀態(tài)輸入0時(shí)，仍然還在S0狀態(tài)，沒有進(jìn)行狀態(tài)轉(zhuǎn)移，因此也與這種自環(huán)與狀態(tài)轉(zhuǎn)移無關(guān)。狀態(tài)轉(zhuǎn)移