ic筆試題目匯總

1、數(shù)字IC設(shè)計(jì)工程師筆試面試經(jīng)典100題1：什么就是同步邏輯與異步邏輯？同步邏輯就是時(shí)鐘之間有固定得因果關(guān)系。異步邏輯就是各時(shí)鐘之間沒有固定得因果關(guān)系。同步時(shí)序邏輯電路得特點(diǎn)：各觸發(fā)器得時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來時(shí)，電路得狀態(tài)才能改變。改變后得狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖得到來，此時(shí)無論外部輸入 x有無變化，狀態(tài)表中得每個(gè)狀態(tài)都就是穩(wěn)定得。異步時(shí)序邏輯電路得特點(diǎn)：電路中除可以使用帶時(shí)鐘得觸發(fā)器外，還可以使用不帶時(shí)鐘得 觸發(fā)器與延遲元件作為存儲(chǔ)元件，電路中沒有統(tǒng)一得時(shí)鐘,電路狀態(tài)得改變由外部輸入得 變化直接引起。2:同步電路與異步電路得區(qū)別：同步電路：存儲(chǔ)電路中所

2、有觸發(fā)器得時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器得狀態(tài)得變化都與所加得時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒有統(tǒng)一得時(shí)鐘，有些觸發(fā)器得時(shí)鐘輸入端與時(shí)鐘脈沖源相連,只有這些觸發(fā)器得狀態(tài)變化與時(shí)鐘脈沖同步，而其她得觸發(fā)器得狀態(tài)變化不與時(shí)鐘脈沖同步。3:時(shí)序設(shè)計(jì)得實(shí)質(zhì)：時(shí)序設(shè)計(jì)得實(shí)質(zhì)就就是滿足每一個(gè)觸發(fā)器得建立/保持時(shí)間得要求。4:建立時(shí)間與保持時(shí)間得概念？建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來之前，其數(shù)據(jù)輸入端得數(shù)據(jù)必須保持不變得最小時(shí)間。保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來之后，其數(shù)據(jù)輸入端得數(shù)據(jù)必須保持不變得最小時(shí)間。5:為什么觸發(fā)器要滿足建立時(shí)間與保持時(shí)間？因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)得形成就是需要一定得時(shí)

3、間得，如果不滿足建立與保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器得輸出將不穩(wěn)定，在0與1之間變化，這時(shí)需要經(jīng)過一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后得值并不一定就是您得輸入值。這就就是 為什么要用兩級(jí)觸發(fā)器來同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí) 時(shí)鐘可能不滿足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生得亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn) 態(tài)得傳播。（比較容易理解得方式）換個(gè)方式理解：需要建立時(shí)間就是因?yàn)橛|發(fā)器得D端像一個(gè)鎖存器在接受數(shù)據(jù)，為了穩(wěn)定得設(shè)置前級(jí)門得狀態(tài)需要一段穩(wěn)定時(shí)間；需要保持時(shí)間就是 因?yàn)樵跁r(shí)鐘沿到來之后，觸發(fā)器要通過反饋來鎖存狀態(tài)，從后級(jí)門傳到前級(jí)門需要時(shí)間。6:什

4、么就是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？這也就是一個(gè)異步電路同步化得問題。亞穩(wěn)態(tài)就是指觸發(fā)器無法在某個(gè)規(guī)定得時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)得狀態(tài)。使用兩級(jí)觸發(fā)器來使異步電路同步化得電路其實(shí)叫做工位同步能 她只能用來對(duì)一位異步信號(hào)進(jìn)行同步。兩級(jí)觸發(fā)器可防卜亞穩(wěn)態(tài)傳播得原理：假設(shè)第一級(jí)觸發(fā)器得輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來后輸出得數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來之前，其輸出得亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來，而且穩(wěn)定得數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器得建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿 到來時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说脭?shù)據(jù)滿足其建立保持時(shí)間。同步器有

5、效得條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后得恢復(fù)時(shí)間+第二級(jí)觸發(fā)器得建立時(shí)間 <=時(shí)鐘周期。更確切地說，輸入脈沖寬度必須大于同步時(shí)鐘周期與第一級(jí)觸發(fā)器所需得保持時(shí)間之與。 最保險(xiǎn)得脈沖寬度就是兩倍同步時(shí)鐘周期。所以，這樣得同步電路對(duì)于從較慢得時(shí)鐘域來 得異步信號(hào)進(jìn)入較快得時(shí)鐘域比較有效，對(duì)于進(jìn)入一個(gè)較慢得時(shí)鐘域，則沒有作用。7:系統(tǒng)最高速度計(jì)算(最快時(shí)鐘頻率)與流水線設(shè)計(jì)思想：同步電路得速度就是指同步系統(tǒng)時(shí)鐘得速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)得時(shí)間間隔越 短，電路在單位時(shí)間內(nèi)處理得數(shù)據(jù)量就愈大。假設(shè) Tco就是觸發(fā)器得輸入數(shù)據(jù)被時(shí)鐘打入 到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端得延時(shí)時(shí)間(Tco=Tset

6、pup+Thold) ; Tdelay 就是組合邏輯得延時(shí)；Tsetup就是D觸發(fā)器得建立時(shí)間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器得Q輸出端需要得延時(shí)時(shí)間就是Tco ,經(jīng)過組合邏輯得延時(shí)時(shí)間為Tdelay ,然后到達(dá)第二個(gè)觸發(fā)器得D端，要希望時(shí)鐘能在第二個(gè)觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時(shí)鐘得延遲必須大于Tco + Tdelay + Tsetup ,也就就是說最小得時(shí)鐘周期Tmin =Tco + Tdelay + Tsetup , 即最快得時(shí)鐘頻率 Fmax =1/Tmin 。 FPGA 開發(fā)軟件也就 是通過這種方法來計(jì)算系統(tǒng)最高運(yùn)行速度Fmax。因?yàn)門co與Tsetup就

7、是由具體得器件工藝決定得，故設(shè)計(jì)電路時(shí)只能改變組合邏輯得延遲時(shí)間Tdelay ,所以說縮短觸發(fā)器間組合邏輯得延時(shí)時(shí)間就是提高同步電路速度得關(guān)鍵所在。由于一般同步電路都大于一級(jí)鎖存, 而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求。故只有縮短最長延時(shí)路徑，才能 提高電路得工作頻率?？梢詫⑤^大得組合邏輯分解為較小得N塊，通過適當(dāng)?shù)梅椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并與原觸發(fā)器使用相同得時(shí)鐘，就可以避免在兩個(gè) 觸發(fā)器之間出現(xiàn)過大得延時(shí)，消除速度瓶頸，這樣可以提高電路得工作頻率。這就就是近 謂“流水線”技術(shù)得基本設(shè)計(jì)思想，即原設(shè)計(jì)速度受限部分用一個(gè)時(shí)鐘周期實(shí)現(xiàn),采用流水 線技術(shù)插入觸發(fā)器后

8、，可用N個(gè)時(shí)鐘周期實(shí)現(xiàn)，因此系統(tǒng)得工作速度可以加快，吞吐量加大。注意，流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)，另外硬件面積也會(huì)稍有增加。8:時(shí)序約束得概念與基本策略？時(shí)序約束主要包括周期約束.偏移約束.靜態(tài)時(shí)序路徑約束三種。通過附加時(shí)序約束 可以綜合布線工具調(diào)整映射與布局布線，使設(shè)計(jì)達(dá)到時(shí)序要求。附加時(shí)序約束得一般策略就是先附加全局約束，然后對(duì)快速與慢速例外路徑附加專門 約束。附加全局約束時(shí)，首先定義設(shè)計(jì)得所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)得同步元件進(jìn)行分組， 對(duì)分組附加周期名束，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯得PAD TO PAD 路徑附加約束。附加專門約束時(shí)，首先約束分組

9、之間得路徑，然后約束快、 慢速例外路徑與多周期路徑，以及其她特殊路徑。9:附加約束得作用？1:提高設(shè)計(jì)得工作頻率（減少了邏輯與布線延時(shí)）；2:獲得正確得時(shí)序分析報(bào)告；（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序就是否滿足設(shè)計(jì)要求得標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具可以正確得輸出時(shí)序報(bào)告）3:指定FPGA/CPLD得電氣標(biāo)準(zhǔn)與引腳位置。 10: FPGA設(shè)計(jì)工程師努力得方向：SOPC ,高速串行I/O,低功耗，可靠性，可測試性與設(shè)計(jì)驗(yàn)證流程得優(yōu)化等方面。隨著芯片工藝得提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗(yàn)證性發(fā)展。芯片可測、可

10、驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備得條件，盡量在上板之前查出bug,將發(fā)現(xiàn)bug得時(shí)間提前，這也就是一些公司花大力氣設(shè)計(jì)仿真平臺(tái)得原因。另外隨著單板功能得提高、成本得壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者得考慮范圍，完成相同得功能下，考慮如何能夠使芯片得功耗最低，據(jù)說altera、xilinx都在根據(jù)自己得芯片特點(diǎn)整理如何降低功耗得文檔。高速串行IO得應(yīng)用，也豐富了 FPGA得應(yīng)用范圍，象 xilinx得v2pro中得高速鏈路也逐漸被應(yīng)用。 11 :對(duì)于多位得異步信號(hào)如何進(jìn)行同步？對(duì)以一位得異步信號(hào)可以使用工位同步器進(jìn)行同步”（使用兩級(jí)觸發(fā)器），而對(duì)于多位得異步信號(hào)，可以采用如下方法：1 :可以采用保

11、持寄存器加握手信號(hào)得方法（多數(shù)據(jù)，控制，地址）；2:特殊得具體應(yīng)用電路結(jié)構(gòu)，根據(jù)應(yīng)用得不同而不同；3:異步FIFO。（最常用得緩存單元就是 DPRAM ）12 : FPGA 與CPLD 得區(qū)別？CPLDFPGA內(nèi)部結(jié)構(gòu)Product term （基于乘積項(xiàng)）Look up Table （基于查找表）程序存儲(chǔ)內(nèi)部 EEPROM/FLASHSRAM ,外掛 EEPROM資源類型組合邏輯資源豐富時(shí)序邏輯資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜得算法速度慢快？ ？其她資源一PLL、RAM與乘法器等保密性可加密一般不能保密13:鎖存器（latch ）與觸發(fā)器（flip-flop ）區(qū)別？電平

12、敏感得存儲(chǔ)器件稱為鎖存器?？煞譃楦唠娖芥i存器與低電平鎖存器,用于不同時(shí)鐘之間得信號(hào)同步。有交叉耦合得門構(gòu)成得雙穩(wěn)態(tài)得存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸發(fā)與下降沿觸發(fā)。可以認(rèn)為就是兩個(gè)不同電平敏感得鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器得建立時(shí)間， 后一個(gè)鎖存器則決定了保持時(shí)間。14: FPGA芯片內(nèi)有哪兩種存儲(chǔ)器資源？FPGA芯片內(nèi)有兩種存儲(chǔ)器資源：一種叫 BLOCK RAM,另一種就是由LUT配置成得內(nèi)部 存儲(chǔ)器（也就就是分布式RAM ） 。 BLOCK RAM由一定數(shù)量固定大小得存儲(chǔ)塊構(gòu)成得，使用BLOCK RAM 資源不占用額外得邏輯資源，并且速度快。但就是使用得時(shí)候消耗得 BLOCK

13、RAM資源就是其塊大小得整數(shù)倍。15:什么就是時(shí)鐘抖動(dòng)？時(shí)鐘抖動(dòng)就是指芯片得某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也就就是說時(shí)鐘周期在不同得周期上可能加長或縮短。它就是一個(gè)平均值為0得平均變量。16: FPGA設(shè)計(jì)中對(duì)時(shí)鐘得使用？（例如分頻等）FPGA芯片有固定得時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)與偏差。需要對(duì)時(shí)鐘進(jìn)行相位 移動(dòng)或變頻得時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)行邏輯操作，這樣不僅會(huì)增加時(shí)鐘得偏差與抖動(dòng)， 還會(huì)使時(shí)鐘帶上毛刺。一般得處理方法就是采用FPGA芯片自帶得時(shí)鐘管理器如 PLL,DLL或DCM ,或者把邏輯轉(zhuǎn)換到觸發(fā)器得D輸入（這些也就是對(duì)時(shí)鐘邏輯操作得替代方案）。17: FPGA設(shè)計(jì)中

14、如何實(shí)現(xiàn)同步時(shí)序電路得延時(shí)？首先說說異步電路得延時(shí)實(shí)現(xiàn)：異步電路一半就是通過加buffer、兩級(jí)與非門等來實(shí)現(xiàn)延巾（我還沒用過所以也不就是很清楚），但這就是不適合同步電路實(shí)現(xiàn)延時(shí)得。在同步電 路中，對(duì)于比較大得與特殊要求得延時(shí)，一半通過高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過計(jì)數(shù)器來控 制延時(shí)；對(duì)于比較小得延時(shí)，可以通過觸發(fā)器打一拍，不過這樣只能延遲一個(gè)時(shí)鐘周期。18: FPGA中可以綜合實(shí)現(xiàn)為 RAM/ROM/CAM 得三種資源及其注意事項(xiàng)？ 三種資源：BLOCK RAM ,觸發(fā)器（FF）,查找表（LUT）;注意事項(xiàng)：1:在生成RAM等存儲(chǔ)單元時(shí)，應(yīng)該首選 BLOCK RAM 資源；其原因有二：第一：使用

15、BLOCK RAM 等資源，可以節(jié)約更多得 FF與4-LUT等底層可編程單元。使用 BLOCK RAM可以說就是 不用白不用”，就是最大程度發(fā)揮器件效能，節(jié)約成本得一種體現(xiàn)；第二： BLOCK RAM就是一種可以配置得硬件結(jié)構(gòu)，其可靠性與速度與用LUT與REGISTER構(gòu)建得存儲(chǔ)器更有優(yōu)勢(shì)。2:弄清FPGA得硬件結(jié)構(gòu)，合理使用 BLOCK RAM 資源；3:分析BLOCK RAM 容量，高效使用 BLOCK RAM 資源；4:分布式 RAM 資源（DISTRIBUTE RAM ）19: Xilinx中與全局時(shí)鐘資源與 DLL相關(guān)得硬件原語：常用得與全局時(shí)鐘資源相關(guān)得Xilinx器件原語包括：舊

16、UFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。關(guān)于各個(gè)器件原語得解釋可以參考FPGA設(shè)計(jì)指導(dǎo)準(zhǔn)則p50部分。20: HDL語言得層次概念？HDL語言就是分層次得、類型得，最常用得層次概念有系統(tǒng)與標(biāo)準(zhǔn)級(jí)、功能模塊級(jí)，行為 級(jí)，寄存器傳輸級(jí)與門級(jí)。系統(tǒng)級(jí)，算法級(jí)，RTL級(jí)（行為級(jí)），門級(jí)，開關(guān)級(jí)21: :查找表得原理與結(jié)構(gòu)？查找表（look-up-table ）簡稱為LUT , LUT本質(zhì)上就就是一個(gè) RAM。目前FPGA中多使 用4輸入得LUT ,所以每一個(gè)LUT可以瞧成一個(gè)有 4位地址線得16x1得RAM。當(dāng)用戶 通過原理圖或HDL語言描

17、述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路得所有可能得結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)得內(nèi)容，然后輸出即可22: IC設(shè)計(jì)前端到后端得流程與EDA工具？設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒有嚴(yán)格得界限，一般涉及到與 工藝有關(guān)得設(shè)計(jì)就就是后端設(shè)計(jì)。1:規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（Fabless ）根據(jù)客戶提出得規(guī)格要求，拿出設(shè)計(jì)解 決方案與具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)得驗(yàn)證一般基于systemC語言,對(duì)價(jià)后模型得仿真可以使用systemC得

18、仿真工具。例如：CoCentric與VisualElite 等。3: HDL編碼：設(shè)計(jì)輸入工具：ultra , visual VHDL 等4：仿真驗(yàn)證： modelsim5:邏輯綜合：synplify6:靜態(tài)時(shí)序分析： synopsys得Prime Time7：形式驗(yàn)證：Synopsys 得 Formality、23:寄生效應(yīng)在IC設(shè)計(jì)中怎樣加以克服與利用（這就是我得理解，原題好像就是說，IC設(shè)計(jì)過程中將寄生效應(yīng)得怎樣反饋影響設(shè)計(jì)師得設(shè)計(jì)方案）？所謂寄生效應(yīng)就就是那些溜進(jìn)您得PCB并在電路中大施破壞、令人頭痛、原因不明得小故障。它們就就是滲入高速電路中隱藏得寄生電容與寄生電感。其中包括由封裝弓

19、I腳與 印制線過長形成得寄生電感；焊盤到地、焊盤到電源平面與焊盤到印制線之間形成得寄生 電容；通孔之間得相互影響，以及許多其它可能得寄生效應(yīng)。理 想狀態(tài)下，導(dǎo)線就是沒有電阻，電容與電感得。而在實(shí)際中，導(dǎo)線用到了金屬銅， 它有一定得電阻率，如果導(dǎo)線足夠長，積累得電阻也相當(dāng)可觀。兩條平行得導(dǎo)線，如果互相之間有電壓差異，就相當(dāng)于形成了一個(gè)平行板電容器（您想象一下）。通電得導(dǎo)線周圍 會(huì)形成磁場（特別就是電流變化時(shí)），磁場會(huì)產(chǎn)生感生電場，會(huì)對(duì)電子得移動(dòng)產(chǎn)生影響，可以說每條實(shí)際得導(dǎo)線包括元器件得管腳都會(huì)產(chǎn)生感生電動(dòng)勢(shì)，這也就就是寄生電感。在直流或者低頻情況下，這種寄生效應(yīng)瞧不太出來。而在交流特別就是高頻交

20、流條件 下，影響就非常巨大了。根據(jù)復(fù)阻抗公式，電容、電感會(huì)在交流情況下會(huì)對(duì)電流得移動(dòng)產(chǎn) 生巨大阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難克服，也難摸到。只能通過優(yōu)化線 路，盡量使用管腳短得 SMT元器件來減少其影響，要完全消除就是不可能得。24 :用 flip-flop 與 logic-gate設(shè)計(jì)一個(gè) 1 位加法器，輸入 carryin 與 current-stage ,輸出 carryout 與 next-stage ?carryout=carryin*current-stage ;與門next- stage=carryin ' *currestage+carryin*curren

21、t-stage '與1, 4目'1, 或(或者異或1)module(clk,current-stage,carryin,next-stage,carryout);inputclk, current-stage,carryin;outputnext-stage,carryout;always(posedgeclk)carryout<=carryin&current-stage;nextstage<=25:設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分與10分兩種，并考慮找零，1、畫出fsm (有限狀態(tài)機(jī))2、用verilog編程，語法要符合FPGA設(shè)計(jì)得要求

22、3、設(shè)計(jì)工程中可使用得工具及設(shè)計(jì)大致過程？設(shè)計(jì)過程：1、首先確定輸入輸出， A=1表示投入10分，B=1表示投入5分，Y=1表示彈出飲料，Z=1表示找零。2、確定電路得狀態(tài)，S0表示沒有進(jìn)行投幣，S1表示已經(jīng)有5分硬幣。3、畫出狀態(tài)轉(zhuǎn)移圖。module sell(clk,rst,a,b,y,z);input clk,rst,a,b;output y,z;parameter s0=0,s1=1;reg state,next_state;always(posedge clk)beginif(!rst)state<=s0;elsestate<=next_state;endalways(a

23、 or b or cstate)beginy=0;z=0;case(state)50: if(a=1&&b=0)next_state=s1;else if(a=0&&b=1) begin next_state=s0;y=1;end elsenext_state=s0;51: if(a=1&&b=0)beginnext_state=s0;y=1;endelse if(a=0&&b=1)beginnext_state=s0;y=1;z=1;end elsenext_state=s0;default: next_state=s0; en

24、dcaseendendmodule擴(kuò)展：設(shè)計(jì)一個(gè)自動(dòng)售飲料機(jī)得邏輯電路。它得投幣口每次只能投入一枚五角或一元得硬 幣。投入一元五角硬幣后給出飲料；投入兩元硬幣時(shí)給出飲料并找回五角。1、確定輸入輸出，投入一元硬幣 A=1 ,投入五角硬幣B=1 ,給出飲料Y=1 ,找回五角Z=1 ;S2。2、確定電路得狀態(tài)數(shù)，投幣前初始狀態(tài)為S0 ,投入五角硬幣為S1 ,投入一元硬幣為畫出轉(zhuǎn)該轉(zhuǎn)移圖，根據(jù)狀態(tài)轉(zhuǎn)移圖可以寫成Verilog代碼。26 :什么就是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有彳f么具體要求？線與邏輯就是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與得功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用o

25、c門可能使灌電流過大，而燒壞邏輯門、同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。oc門就就是集電極開路門。od門就是漏極開路門。27：什么就是競爭與冒險(xiǎn)現(xiàn)象 ？怎樣判斷？如何消除？在組合電路中，某一輸入變量經(jīng)過不同途徑傳輸后，到達(dá)電路中某一匯合點(diǎn)得時(shí)間有先有 后，這種現(xiàn)象稱競爭；由于競爭而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤得現(xiàn)象叫做冒險(xiǎn)。(也就就是 由于競爭產(chǎn)生得毛刺叫做冒險(xiǎn))。判斷方法：代數(shù)法(如果布爾式中有相反得信號(hào)則可能產(chǎn)生競爭與冒險(xiǎn)現(xiàn)象)；卡諾圖： 有兩個(gè)相切得卡諾圈并且相切處沒有被其她卡諾圈包圍，就有可能出現(xiàn)競爭冒險(xiǎn)；實(shí)驗(yàn)法： 示波器觀測；解決方法：1 :加濾波電容，消除毛刺得影響；2：加選通信號(hào)，避開毛刺

26、；3:增加冗余項(xiàng)消除邏輯冒險(xiǎn)。門電路兩個(gè)輸入信號(hào)同時(shí)向相反得邏輯電平跳變稱為競爭；由于競爭而在電路得輸出端可能產(chǎn)生尖峰脈沖得現(xiàn)象稱為競爭冒險(xiǎn)。如果邏輯函數(shù)在一定條件下可以化簡成 Y=A+A '或Y=AA '則可以判斷存在競爭冒險(xiǎn)現(xiàn) 象(只就是一個(gè)變量變化得情況)。消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯28:您知道那些常用邏輯電平 ？TTL與COMS電平可以直接互連嗎？ 常用邏輯電平： TTL、CMOS、LVTTL、LVCMOS、ECL (Emitter Coupled Logic )、 PECL (Pseudo/Positive Emitter Coupled Lo

27、gic )、LVDS (Low Voltage Differential Signaling )、GTL (Gunning Transceiver Logic )、BTL (Backplane Transceiver Logic )、ETL (enhanced transceiver logic )、GTLP (Gunning Transceiver Logic Plus) ; RS232、RS422、RS485 (12V, 5V, 3、3V);也有一種答案就是：常用邏輯電平：12V, 5V, 3、3V。TTL與CMOS不可以直接互連，由于 TTL就是在0、3-3、6V之間，而 CMOS則就是

28、有在12V得有在5V得。CMOS輸出接到 TTL就是可以直接互連。 TTL接到CMOS需要在 輸出端口加一上拉電阻接到5V或者12V。用CMOS可直接驅(qū)動(dòng) TTL;加上拉電阻后，TTL可驅(qū)動(dòng) CMOS、上拉電阻用途：1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果 TTL電路輸出得高電平低于 COMS電路得最低 高電平(一般為3、5V),這時(shí)就需要在 TTL得輸出端接上拉電阻，以提高輸出高電平得值。2、OC門電路必須加上拉電阻，以提高輸出得高電平值。3、為加大輸出引腳得驅(qū)動(dòng)能力，有得單片機(jī)管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用得管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入

29、阻抗，提供泄荷通路。5、芯片得管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號(hào)得噪聲容限增強(qiáng)抗干 擾能力。6、提高總線得抗電磁干擾能力。管腳懸空就比較容易接受外界得電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻就是電阻匹配，有效得抑制反射波干擾。上拉電阻阻值得選擇原則包括 ：1、從節(jié)約功耗及芯片得灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從確保足夠得驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠?。浑娮栊?，電流大。3、對(duì)于高速電路，過大得上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn)，通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。OC門電路必須加上拉電阻，以提高輸出得高電平值。OC門電路要輸出

30、“ 1B才需要加上拉電阻不加根本就沒有高電平在有時(shí)我們用 OC門作驅(qū)動(dòng)（例如控制一個(gè) LED）灌電流工作時(shí)就可以不加上拉電阻總之加上拉電阻能夠提高驅(qū)動(dòng)能力。29: IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位得區(qū)別？同步復(fù)位在時(shí)鐘沿變化時(shí)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系 不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。30: MOORE 與MEELEY 狀態(tài)機(jī)得特征？Moore狀態(tài)機(jī)得輸出僅與當(dāng)前狀態(tài)值有關(guān)，且只在時(shí)鐘邊沿到來時(shí)才會(huì)有狀態(tài)變化。Mealy狀態(tài)機(jī)得輸出不僅與當(dāng)前狀態(tài)值有關(guān)，而且與當(dāng)前輸入值有關(guān)。31: :多時(shí)域設(shè)計(jì)中，如

31、何處理信號(hào)跨時(shí)域？不同得時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器得亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響。信號(hào)跨時(shí)鐘域同步：當(dāng)單個(gè)信號(hào)跨時(shí)鐘域時(shí).可以采用兩級(jí)觸發(fā)器來同步：數(shù)據(jù)或地址總線跨時(shí)鐘域時(shí)可以采用異步FIFO來實(shí)現(xiàn)時(shí)鐘同步：第三種方法就就是采用握手信號(hào)。32:說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬得優(yōu)缺點(diǎn)？靜態(tài)時(shí)序分析就是采用窮盡分析方法來提取出整個(gè)電路存在得所有時(shí)序路徑.計(jì)算信號(hào)在這些路徑上得傳播延時(shí)，檢查信號(hào)得建立與保持時(shí)間就是否滿足時(shí)序要求，通過對(duì)最大路徑延時(shí)與最小路徑延時(shí)得分析，找出違背時(shí)序約束得錯(cuò)誤。它不需要輸入向量就能窮盡所有得路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅

32、可以對(duì)芯片設(shè)計(jì)進(jìn)行全面得時(shí)序功能檢查，而且還可利用時(shí)序分析得結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)得驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬 就就是通常得仿真，因?yàn)椴豢赡墚a(chǎn)生完備得測試向量，覆蓋門級(jí)網(wǎng)表中得每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無法暴露一些路徑上可能存在得時(shí)序問題；33: 一個(gè)四級(jí)得 Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing、?關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改。（為什么？）34：給出一個(gè)門級(jí)得圖，又給了各個(gè)門得傳輸延時(shí)，問關(guān)鍵路徑就是什么，還問給出輸入，使 得輸出依賴于關(guān)鍵路徑？關(guān)鍵路徑就就是輸入到輸出延時(shí)最大

33、得路徑，找到了關(guān)鍵路徑便能求得最大時(shí)鐘頻率。35:為什么一個(gè)標(biāo)準(zhǔn)得倒相器中P管得寬長比要比 N管得寬長比大？與載流子有關(guān)，P管就是空穴導(dǎo)電，N管就是電子導(dǎo)電，電子得遷移率大于空穴，同樣得電場下，N管得電流大于P管，因此要增大 P管得寬長比，使之對(duì)稱，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平得噪聲容限一樣、充電放電得時(shí)間相等。36 :用mos管搭出一個(gè)二輸入與非門？<數(shù)字電子技術(shù)基石（第五版）> 92頁與非門：上并下串 或非門：上串下并圖3.3. 27 CMOS與非門JI % 圖3.3. 28 CMOS或非門37:畫出NOT,NAND,NOR 得符號(hào)，真值表，還有transis

34、tor level （晶體管級(jí)）得電路？<數(shù)字電子技術(shù)基石（第五版） > 117頁一134頁38 :畫出 CMOS 得圖，畫出 tow-to-one muxgate 、?Y=SA+S B利用與非門與反相器，進(jìn)行變換后Y=（SA） ' *（S' A產(chǎn)爐與非門，一個(gè)反相器。也可以用傳輸門來實(shí)現(xiàn)數(shù)據(jù)選擇器或者就是異或門。39 :用一個(gè)二選一 mux 與一個(gè)inv 實(shí)現(xiàn)異或？其中：B連接得就是地址輸入端，A與A非連接得就是數(shù)據(jù)選擇端,F對(duì)應(yīng)得得就是輸出端使能端固定接地置零(沒有畫出來卜Y=BA +B' A利用 4 選 1 實(shí)現(xiàn) F(x,y,z)=xz+yz'

35、F(x,y,z)=xyz+xy ' z+xyz'+x ' yz ' =x，y，0+x，yz，+xy，z+xy1Y=A B' D0+A BD1+AB D2+ABD3所以 D0=0 , D1=z , D2=z , D3=140:畫出CMOS電路得晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E) 、?畫出Y=A*B+C 得CMOS電路圖，畫出 Y=A*B+C*D 得CMOS電路圖。利用與非門與或非門實(shí)現(xiàn)Y=A*B+C(D+E)=(AB ' )(CD) ' (CE) 口個(gè)兩輸入與非門，一個(gè)三輸入與非門Y=A*B+C=(AB) ' C廣個(gè)反相器

36、，兩個(gè)兩輸入與非門Y=A*B+C*D=(AB) ' (CD)'注個(gè)兩輸入與非門41 :用與非門等設(shè)計(jì)全加法器？數(shù)字電子技術(shù)基礎(chǔ)192頁。rS = (ArBfCIrC"co =(AfBf Bfcr Afcry通過摩根定律化成用與非門實(shí)現(xiàn)。42 : A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出就是F(也就就是如果 A,B,C,D,E中1得個(gè)數(shù) 比0多，那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制？(與非 -與非形式) 先畫出卡諾圖來化簡，化成與或形式，再兩次取反便可。43:畫出一種 CMOS得D鎖存器得電路圖與版圖？D圖5,3.5利用CMOS傳輸門組成的

37、電平觸發(fā)44: LATCH與DFF得概念與區(qū)別？45: latch與register得區(qū)別，為什么現(xiàn)在多用register、行為級(jí)描述中l(wèi)atch如何產(chǎn)生得?latch就是電平觸發(fā)，register就是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同 步電路得設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)脩?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。46:用D觸發(fā)器做個(gè)二分頻得電路？畫出邏輯電路？module div2(clk,rst,clk_out);input clk,rst;output reg clk_out;always(posedge clk)begin

38、if(!rst)clk_out <=0;elseclk_out <= clk_out;end endmoduleDCM來實(shí)現(xiàn)。通過 DCM現(xiàn)實(shí)工程設(shè)計(jì)中一般不采用這樣得方式來設(shè)計(jì)，二分頻一般通過 得到得分頻信號(hào)沒有相位差。D Q_TLTL>clk0 或者就是從Q端引出加一個(gè)反相器。47:什么就是狀態(tài)圖？狀態(tài)圖就是以幾何圖形得方式來描述時(shí)序邏輯電路得狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入得關(guān)系。48 :用您熟悉得設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值得7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制得呢？module counter7(clk,rst,load,data,cout);input clk,rst,load;i

39、nput 2:0 data;output reg 2:0 cout;always(posedge clk)beginif(!rst)cout<=3 ' d0;else if(load)cout<=data;else if(cout>=3 ' d6)cout<=3 ' d0;elsecout<=cout+3 ' d1;endendmodule49:您所知道得可編程邏輯器件有哪些？PAL , PLA , GAL , CPLD , FPGA50 :用Verilog或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch (毛刺)？ 將傳輸過來得信號(hào)

40、經(jīng)過兩級(jí)觸發(fā)器就可以消除毛刺。(這就是我自己采用得方式：這種方 式消除毛刺就是需要滿足一定條件得，并不能保證一定可以消除)module(clk,data,q_out)input clk,data;output reg q_out;reg q1;always(posedgeclk) begin q1<=data;q_out<=q1; endendmodule51 : SRAM,FALSHMEMORY,DRAM , SSRAM 及 SDRAM 得區(qū)另？SRAM :靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像 DRAM需要 不停得REFRESH ,制造成本較高，通常用來作

41、為快取(CACHE)記憶體使用。FLASH :閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失DRAM :動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷得重新得加強(qiáng)(REFRESHED)電位差量，否則電位差將降低至無法有足夠得能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比SRAM便宜，但訪問速度較慢，耗電量較大，常用作計(jì)算機(jī)得內(nèi)存使用。SSRAM :即同步靜態(tài)隨機(jī)存取存儲(chǔ)器。對(duì)于 SSRAM得所有訪問都在時(shí)鐘得上升 /下降沿 啟動(dòng)。地址、數(shù)據(jù)輸入與其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。SDRAM :即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。52:有四種復(fù)用方式，頻分多路復(fù)用，寫出另外三種？四種復(fù)用方式：頻分多路復(fù)用(FDMA ),時(shí)分多路復(fù)用(T

42、DMA),碼分多路復(fù)用 (CDMA ),波分多路復(fù)用(WDMA )。53: ASIC 設(shè)計(jì)流程中什么時(shí)候修正Setup time violation 與 Hold time violation? 如何修正？解釋setup與hold time violation ,畫圖說明，并說明解決辦法。(威盛 VIA2003、 11、06上海筆試試題)見前面得建立時(shí)間與保持時(shí)間，violation違反，不滿足54：給出一個(gè)組合邏輯電路，要求分析邏輯功能。所謂組合邏輯電路得分析，就就是找出給定邏輯電路輸出與輸入之間得關(guān)系，并指出電路 得邏輯功能。分析過程一般按下列步驟進(jìn)行：1:根據(jù)給定得邏輯電路，從輸入端開始

43、，逐級(jí)推導(dǎo)出輸出端得邏輯函數(shù)表達(dá)式。2:根據(jù)輸出函數(shù)表達(dá)式列出真值表；3:用文字概括處電路得邏輯功能；55:如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)就是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)得狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測該單元得輸出電平，也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確得電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且 這種無用得輸出電平可以沿信號(hào)通道上得各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時(shí)鐘頻率2用反應(yīng)更快得FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說得加兩級(jí)觸發(fā)器）。4改善時(shí)鐘質(zhì)量，用邊沿變化快速得時(shí)鐘信號(hào)56:基爾霍夫定理得內(nèi)容基爾霍夫

44、定律包括電流定律與電壓定律：電流定律：在集總電路中，在任一瞬時(shí)，流向某一結(jié)點(diǎn)得電流之與恒等于由該結(jié)點(diǎn)流出得電流之與。電壓定律：在集總電路中，在任一瞬間，沿電路中得任一回路繞行一周，在該回路上電動(dòng)勢(shì)之與恒等于各電阻上得電壓降之與。57:描述反饋電路得概念，列舉她們得應(yīng)用。反饋，就就是在電路系統(tǒng)中，把輸出回路中得電量（電壓或電流）輸入到輸入回路中去。反饋得類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋得優(yōu)點(diǎn)：降低放大器得增益靈敏度，改變輸入電阻與輸出電阻，改善放大器得線性與非線性失真，有效地?cái)U(kuò)展放大器得通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反饋得特點(diǎn)：電路得輸出電壓趨向于維持

45、恒定。電流負(fù)反饋得特點(diǎn)：電路得輸出電流趨向于維持恒定。58:有源濾波器與無源濾波器得區(qū)別無源濾波器：這種電路主要有無源元件R、L與C組成有源濾波器：集成運(yùn)放與R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放得開環(huán)電壓增益與輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一 定得電壓放大與緩沖作用。但集成運(yùn)放帶寬有限，所以目前得有源濾波電路得工作頻率難 以做得很高。59 :給了 reg得setup , hold時(shí)間，求中間組合邏輯得delay范圍。Tdelay < Tperiod - Tsetup- TholdTperiod > Tsetup + Thold +Tdela

46、y（用來計(jì)算最高時(shí)鐘頻率）Tco= Tsetup + Thold 即觸發(fā)器得傳輸延時(shí)60、時(shí)鐘周期為T,觸發(fā)器D1得寄存器到輸出時(shí)間（觸發(fā)器延時(shí)Tco）最大為T1max ,最小為T1min 。組合邏輯電路最大延遲為T2max,最小為T2min 。問，觸發(fā)器 D2得建立時(shí)間T3與保持時(shí)間應(yīng)滿足什么條件。T3setup>T+T2max 時(shí)鐘沿到來之前數(shù)據(jù)穩(wěn)定得時(shí)間（越大越好），一個(gè)時(shí)鐘周期T加上最大得邏輯延時(shí)。T3hold>T1min+T2min一時(shí)鐘沿到來之后數(shù)據(jù)保持得最短時(shí)間，一定要大于最小得延時(shí)也就就是 T1min+T2min61、給出某個(gè)一般時(shí)序電路得圖，有 Tsetup ,

47、Tdelay , Tck->q （Tco ）,還有clock得delay,寫出決定最大時(shí)鐘得因素，同時(shí)給出表達(dá)式。T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay;保持時(shí)間與時(shí)鐘周期無關(guān)62、實(shí)現(xiàn)三分頻電路，3/2分頻電路等（偶數(shù)倍分頻奇數(shù)倍分頻）圖2就是3分頻電路，用JK-FF實(shí)現(xiàn)3分頻很方便，不需要附加任何邏輯電路就能實(shí) 現(xiàn)同步計(jì)數(shù)分頻。但用 D-FF實(shí)現(xiàn)3分頻時(shí)，必須附加譯碼反饋電路，如圖 2所示得譯碼 復(fù)位電路，強(qiáng)制計(jì)數(shù)狀態(tài)返回到初始全零狀態(tài)，就就是用NOR門電路把Q2, Q1= "11B

48、9;得狀態(tài)譯碼產(chǎn)生 “H電平復(fù)位脈沖，強(qiáng)迫 FF1與FF2同時(shí)瞬間（在下一時(shí)鐘輸入Fi得脈沖到來之前）復(fù)零，于就是 Q2, Q1= "11B'狀態(tài)僅瞬間作為 毛刺”存在而不影響分頻得周期， 這種 毛刺”僅在Q1中存在，實(shí)用中可能會(huì)造成錯(cuò)誤，應(yīng)當(dāng)附加時(shí)鐘同步電路或阻容低通濾 波電路來濾除，或者僅使用Q2作為輸出。D-FF得3分頻，還可以用 AND門對(duì)Q2 , Q1譯碼來實(shí)現(xiàn)返回復(fù)零。63、名詞解釋CMOS （Complementary Metal Oxide Semiconductor ）,互補(bǔ)金屬氧化物半導(dǎo)體、電壓 控制得一種放大器件。就是組成CMOS數(shù)字集成電路得基本單元。

49、MCU（Micro Controller Unit） 中文名稱為微控制單元，又稱單片微型計(jì)算機(jī)（Single ChipMicrocomputer）或者單片機(jī)，就是指隨著大規(guī)模集成電路得出現(xiàn)及其發(fā)展，將計(jì)算機(jī)得CPU、RAM、ROM、定時(shí)數(shù)計(jì)器與多種I/O接口集成在一片芯片上，形成芯片級(jí)得計(jì)算機(jī)，為不同得應(yīng)用場合做不同組合控制。RISC （reduced instruction set computer ,精簡指令集計(jì)算機(jī)）就是一種執(zhí)行較少類型計(jì) 算機(jī)指令得微處理器，起源于 80年代得MIPS主機(jī)（即RISC機(jī)），RISC機(jī)中采用得微 處理器統(tǒng)稱RISC處理器。這樣一來，它能夠以更快得速度執(zhí)行操

50、作（每秒執(zhí)行更多百萬 條指令，即MIPS )。因?yàn)橛?jì)算機(jī)執(zhí)行每個(gè)指令類型都需要額外得晶體管與電路元件，計(jì) 算機(jī)指令集越大就會(huì)使微處理器更復(fù)雜，執(zhí)行操作也會(huì)更慢。CISC就是復(fù)雜指令系統(tǒng)計(jì)算機(jī)( Complex Instruction Set Computer )得簡稱，微處理器 就是臺(tái)式計(jì)算機(jī)系統(tǒng)得基本處理部件，每個(gè)微處理器得核心就是運(yùn)行指令得電路。指令由 完成任務(wù)得多個(gè)步驟所組成，把數(shù)值傳送進(jìn)寄存器或進(jìn)行相加運(yùn)算。DSP (digital signal processor )就是一種獨(dú)特得微處理器，就是以數(shù)字信號(hào)來處理大量信息得器件。其工作原理就是接收模擬信號(hào)，轉(zhuǎn)換為 ?；?得數(shù)字信號(hào)。再對(duì)

51、數(shù)字信號(hào)進(jìn)行修改、刪除、強(qiáng)化，并在其她系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有可編程性，而且其實(shí)時(shí)運(yùn)行速度可達(dá)每秒數(shù)以千萬條復(fù)雜指令程序，遠(yuǎn)遠(yuǎn)超過通用微處理器，就是數(shù)字化電子世界中日益重要得電腦芯片。它得強(qiáng)大數(shù)據(jù)處理能力與高 運(yùn)行速度，就是最值得稱道得兩大特色。FPGA (Field Programmable GateArray ),即現(xiàn)場可編程門陣列，它就是在PAL、GAL、CPLD等可編程器件得基礎(chǔ)上進(jìn)一步發(fā)展得產(chǎn)物。它就是作為專用集成電路( ASIC )領(lǐng)域 中得一種半定制電路而出現(xiàn)得，既解決了定制電路得不足，又克服了原有可編程器件門電 路數(shù)有限得缺點(diǎn)。ASIC:專用

52、集成電路，它就是面向?qū)ｉT用途得電路，專門為一個(gè)用戶設(shè)計(jì)與制造得。根據(jù) 一個(gè)用戶得特定要求，能以低研制成本，短、交貨周期供貨得全定制，半定制集成電路。與門陣列等其它 ASIC(ApplicationSpecific IC) 相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制 造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)PCI(Peripheral Component Interconnect)外圍組件互連，一種由英特爾( Intel)公司1991年推出得用于定義局部總線得標(biāo)準(zhǔn)。ECC就是“Error Correcting Code得簡寫，中文名稱就是錯(cuò)誤槍杳與糾TF ECC就是

53、一種能夠?qū)崿F(xiàn) 錯(cuò)誤檢查與糾正”得技術(shù)，ECC內(nèi)存就就是應(yīng)用了這種技術(shù)得內(nèi)存，一般多應(yīng) 用在服務(wù)器及圖形工作站上，這將使整個(gè)電腦系統(tǒng)在工作時(shí)更趨于安全穩(wěn)定。DDR=Double Data Rate 雙倍諫率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。嚴(yán)格得說DDR應(yīng)該叫DDRSDRAM ,人們習(xí)慣稱為 DDR,其中，SDRAM 就是 Synchronous Dynamic Random Access Memory得縮寫，即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。IRQ全稱為Interrupt Request ,即就是.中斷請(qǐng)求:得意思(以下使用IRQ稱呼)。IRQ得 作用就就是在我們所用得電腦中，執(zhí)行硬件中斷請(qǐng)求得動(dòng)作，用來停止其相關(guān)

54、硬件得工作 狀態(tài)USB，就是英文Universal Serial BUS（通用串行總線）得縮寫,而其中文簡稱為通串線，就是一個(gè)外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備得連接與通訊。BIOS就是英文"Basic Input Output System"得縮略語，直譯過來后中文名稱就就是"基本輸入輸出系統(tǒng)”。其實(shí)，它就是一組固化到計(jì)算機(jī)內(nèi)主板上一個(gè)ROM芯片上得程序，它保存著計(jì)算機(jī)最重要得基本輸入輸出得程序、系統(tǒng)設(shè)置信息、開機(jī)后自檢程序與系統(tǒng)自啟動(dòng)程 序。其主要功能就是為計(jì)算機(jī)提供最底層得、最直接得硬件設(shè)置與控制。64、三極管特性曲線65、Please show the

55、CMOSinverter schematic, layout and its cross sectionwith P-well process 、 Plot itstransfer curve (Vout-Vin) and also explain the operation region of PMOS andNMOS for each segment of the transfercurve?(威盛筆試題 circuitdesign-beijing-03 、11、09)66、 To design a CMOSinverter with balance rise and fall time,

56、 please definethe ration ofchannel width of PMOS and NMOS and explain? P管要比 N 管寬67、Please draw thetransistor level schematic of a CMOS 2 input AND gateand explain which inputhas faster response for output rising edge、(less delaytime)。(威盛筆試題 circuit design-beijing-03 、11、09)68、為了實(shí)現(xiàn)邏輯 Y=A' B+AB +C

57、D,請(qǐng)選用以下邏輯中得一種，并說明為什么？1) INV 2) AND 3 ) OR 4) NAND 5 ) NOR 6) XOR 答案：NAND (未知)69、用波形表示 D觸發(fā)器得功能。（揚(yáng)智電子筆試）CLKk70、通過級(jí)聯(lián)兩個(gè)D鎖存器組成71、CLK邊沿觸發(fā)得D觸發(fā)器，有兩個(gè) D鎖存器構(gòu)成72、畫出DFF得結(jié)卞圖，用verilog 實(shí)現(xiàn)之。moduledff(clk,d,qout);input clk,d;output qout;reg qout;always(posedgeclk)beginif(!reset)qout<=0;elseqout<=d;endendmodule73、畫出一種CMOS得D鎖存器得電