四位十進(jìn)制頻率計(jì)

1、 2 作者: 日期:3 設(shè)計(jì)任務(wù)與要求 1. 設(shè)計(jì)4位十六進(jìn)制頻率計(jì)，學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)方法； 2. 深入學(xué)習(xí)數(shù)字系統(tǒng)設(shè)計(jì)的方法與步驟； 3. 用元件例化語(yǔ)句寫出頻率計(jì)的頂層文件； 4. 用VHDL件描述語(yǔ)言進(jìn)行模塊電路的設(shè)計(jì)； 5. 設(shè)計(jì)硬件要求：PC機(jī)，操作系統(tǒng)為 Windows2000/XP本課程所用系統(tǒng)均為 max+plus II 5.1 設(shè)計(jì)平臺(tái)，GW4添列SOPC/EDA；驗(yàn)開發(fā)系統(tǒng)。 、總體框圖 2.1工作原理以及方案 原理工作說明： 根據(jù)頻率的定義和頻率測(cè)量的根本原理， 測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為 1秒的 對(duì)輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值鎖入鎖存器

2、的鎖存信號(hào)和為 下一測(cè)頻計(jì)數(shù)周期作準(zhǔn)備的計(jì)數(shù)器活 0信號(hào)。這3個(gè)信號(hào)可以由一個(gè)測(cè)頻控制信號(hào)發(fā)生 器產(chǎn)生，即圖 a中的TESTCTL它的設(shè)計(jì)要求是，TESTCTLB計(jì)數(shù)使能信號(hào) CNT_EN 能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器CNT4由勺ENA8能端進(jìn)行同 步控制。當(dāng)CNT_EIW電平時(shí)，允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。 在停止計(jì)數(shù)期間，首先需要產(chǎn)生一個(gè)鎖存信號(hào) LOAD在該信號(hào)上升沿時(shí)，將計(jì)數(shù)器在前 1秒鐘的計(jì)數(shù)值鎖存進(jìn)各鎖存器 REG4曲，并由外部的7段譯碼器譯出，顯示計(jì)數(shù)值。 設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由丁周期性的活零信號(hào)而不斷閃爍。鎖存

3、信號(hào)之后，必須有一活零信號(hào) RST_CNT計(jì)數(shù)器進(jìn)行活零，為下1秒鐘的計(jì)數(shù)操作作準(zhǔn) 備。其工作時(shí)序波形如圖a。 4 圖a頻率計(jì)測(cè)頻控制器TESTCTW控時(shí)序圖 2.2選擇的設(shè)計(jì)方案： 1. 根據(jù)頻率計(jì)的工作原理，將電路劃分成控制器、計(jì)數(shù)器、鎖存器和LED顯示幾個(gè)模 塊， 控制器一一產(chǎn)生1秒脈寬的計(jì)數(shù)允許信號(hào)、鎖存信號(hào)和計(jì)數(shù)器活零信號(hào) 計(jì)數(shù)器一一對(duì)輸入信號(hào)的脈沖數(shù)進(jìn)行累計(jì) 鎖存器一一鎖存測(cè)得的頻率值 LED顯示 - 將頻率值顯示在數(shù)碼管上 2. 根據(jù)圖a、b及1 2描述的4位十進(jìn)制頻率計(jì)的工作原理，利用max+ plusII 5.1對(duì)以上三者的程序進(jìn)行文本編輯輸入和仿真測(cè)試并根據(jù)圖 b,寫出頻率

4、計(jì)的頂 層文件，并給出其測(cè)頻時(shí)序波形，及其分析。 3. 頻率計(jì)設(shè)計(jì)硬件驗(yàn)證。編譯、綜合和適配頻率計(jì)頂層設(shè)計(jì)文件，并編程下載進(jìn)入目 標(biāo)器件中。本實(shí)驗(yàn)?zāi)繕?biāo)器件是 EP1K30TC144-3,實(shí)驗(yàn)電路選擇模式0, 4個(gè)數(shù)碼管 數(shù)碼4-1: PIO31-PIO16顯示測(cè)頻輸出；待測(cè)頻率輸入 FIN由clock0輸入，頻率 可選4Hz、256HZ .或更高；1HZ測(cè)頻控制信號(hào)F1HZ可由clock2輸入 用電路帽選 選 1Hz o 2.3、總體框圖 三、 選擇器件 1. 裝有Quartus II軟件的微型計(jì)算機(jī)。計(jì)算機(jī)的硬件盡可能高，至少可以實(shí)現(xiàn) Quartus II軟件的使用。 2. 硬件實(shí)現(xiàn)的芯片為

5、PFGA/CPLD ,芯片管腳的數(shù)量要保證足夠設(shè)計(jì)的程序所要 使用的數(shù)量，并且使其所有管腳都有可分配的管腳，可以實(shí)現(xiàn) Quartus II上綜 合、適配的程序下載后可以順利實(shí)現(xiàn)。 四、 功能模塊 6 (1)、十六進(jìn)制計(jì)數(shù) cnne -: CtK DLfTYil. 0 可 T iSUT NA - - . , , . : L , L_ F , 1 . ! -W- , LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC;

6、 RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = 1 THEN CQI = 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF ENA

7、= 1 THEN CQI = CQI + 1; END IF; END IF; OUTY = CQI ; END PROCESS P_REG 進(jìn)位輸出 COUT=CQI(0) AND CQI (1) AND CQI(2) AND CQI(3); END behav; 仿真圖 1那 Q t.SiB 1 如 吐 Il 1 2 如 lOus 1-.5 - 皿IE 11 F 1 TrmnnrLnMLrinnj T_Tr 二imar_ 1 0 _ _ r 1 : -T H： LHULLLllIllllJAB i 一 【m 心弓 ? i n p H7 U Q1L=2JLULLJJ 1 9 ZKLL Hr

8、u Ud cnum u HPDUTT2/ ier:ala=p : H? (0： UK uh (2)掃描儀模塊 -seltime8 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity seltime is port( clk1,reset:in std_logic; D1,D2,D3,D4:in std_logic_vector(3 downto 0); daout:out std_logic_vector(3 downto

9、 0); sel:out std_logic_vector(2 downto 0); end seltime; architecture fun of seltime is signal count:std_logic_vector(2 downto 0); begin sel=count; process(clk1,reset) begin if(reset=0)then count=011)then9 count=000; else countdaoutdaoutdaoutdaoutNULL; end case; end process; end fun; 仿真圖10 Value it 9

10、0. ? ns 100 0 ns 19.95 ns dkl E 1 _ 1 | _ _ | DI H 0 1 D2 H 0 1 o 國(guó)的 H 0 E o 明 H 0 I Q +J dacut B 0000 ocoo r B 0 如1 B 000 000 X OOl X DID X 如 X 皿 X (3)、四位鎖存 library ieee; use ieee.std_logic_1164.all; entity reg4b is port ( load : in std_logic; din : in std_logic_vector(3 downto 0); dout : out std_l

11、ogic_vector(3 downto 0); end reg4b; architecture behav of reg4b is begin process(load, din) beginII if loadevent and load = 1 then dout = din; end if; end process; end behav; 仿真圖 (4)、測(cè)頻控制器 Ji sa I IMBIII u . TESTCTL - i - 1 - i CLKK CrqT_EN - RST_CHT LOAD .:頑& library ieee;- use ieee.std_logic_1

12、164.all; use ieee.std_logic_unsigned.all; entity testctl is port ( clkk : in std_logic; cnt_en,rst_cnt,load : out std_logic); end testctl;12 architecture behav of testctl is signal div2clk : std_logic; begin process( clkk ) begin if clkkevent and clkk = 1 then div2clk = not div2clk; end if; end proc

13、ess; process (clkk, div2clk) begin if clkk=0 and div2clk=0 then rst_cnt = 1; else rst_cnt = 0; end if; end process; load = not div2clk ; cnt_en = div2clk; end behav; 仿真圖 (5)、七段數(shù)碼顯示13 -deled 模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity deled is port(num:in std

14、_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0); end deled; architecture fun of deled is begin led=1111110when num=0000else 0110000when 1101101when 1111001when 0110011when 1011011when 1011111when 1110000when 1111111when num=0001else num=0010else num=0011else num=0100else num=0101else

15、 num=0110else num=0111else num=1000elsen .0 1111011when num=1001else 1110111when num=1010else 0011111when num=1011else 1001110when num=1100else 0111101when num=1101else 1001111when num=1110else 1000111when num=1111; end fun; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

16、 entity decode3_8 is 仿真圖 3 8譯碼器模塊 (6)、 15 port(sel:in std_logic_vector(2 downto 0); q:out std_logic_vector(7 downto 0) ); end decode3_8; architecture a of decode3_8 is begin q=11111110when sel=0 else 11111101when sel=1 else 11111011when sel=2 else 11110111when sel=3 else -11101111when sel=4 else -11

17、011111when sel=5 else end a; 仿真圖 (7)、分頻器模塊 at ig.95 HE flO 0 ns D 皿p r B 11111 in mu B in in 11111111 n. 16 -div_clk1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div_clk1 is port(clk_in:in std_logic; div_out:out std_logic; div_clk2:out std_logic ); end div_clk1

18、; architecture a of div_clk1 is signal fre_n:integer range 0 to 100000; signal clk_tmp:std_logic; signal fre_n1:integer range 0 to 125; signal clk_tmp1:std_logic; begin div_out=99999 then fre_n=0; clk_tmp=not clk_tmp; else fre_n=fre_n+1; end if; end if; end process; div_clk2=124 then fre_n1=0; clk_t

19、mp1=not clk_tmp1; else fre_n1=fre_n1 + 1; end if; end if; end process;18 end a; 五、總體設(shè)計(jì)電路圖 仿真圖 90. 0虹芻 100. 0 as 頂層電路原理圖 5.1 5.2總體模塊仿真圖 19 # 川 Pointer 299.73 ns Intcrvat 279.78 n-5 Start: End： 5.3管腳分配圖 |L h*n IjUkwik yt5 jw-ard Mfwal ULTIH 白 n HBI Funehon IlHBrmfl EntWed i H|PTN 2fi j LkTTL 粉 iknE C1K01 fc5 courr FELL 表 1 LWTTL Rnvi T/0 L V ea Tes JLECni PDi.Luq 4 LUTTL 匚。Lum W 1EE 4#LEDR| 口加 4 Lvm 3ES 1 SEDIH 口心00 Lvra L 心 50 tft 4 LE 型1* W L亦計(jì) F t*lEPH 戶虬御 4 LVTTL 旨中yg V 好L田間 FW拒 4 LSfTTL. LaLumijC LAK沏 V fi 另 g =i_ PiN_8 -