multism數(shù)電仿真

1、數(shù)電仿真實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)一組合邏輯電路設(shè)計(jì)與分析、實(shí)驗(yàn)?zāi)康?、學(xué)會(huì)組合邏輯的特點(diǎn)2、利用邏輯轉(zhuǎn)換儀對(duì)組合邏輯電路進(jìn)行分析與設(shè)計(jì)、實(shí)驗(yàn)原理組合邏輯電路是一種重要的數(shù)字邏輯電路：特點(diǎn)是任何時(shí)候的輸出僅僅取決于同一時(shí)刻般按圖1-1所示輸入信號(hào)的取值組合。根據(jù)電路確定功能，是分析組合邏輯電路的過(guò)程 步驟進(jìn)行分析。組合邏輯電路邏輯表達(dá)式最簡(jiǎn)表達(dá)式列表真值表分析確定電路功能圖1-1組合邏輯電路的分析步驟 根據(jù)要求求解電路，是設(shè)計(jì)組合邏輯電路的過(guò)程，一般按圖1-2所示步驟進(jìn)行設(shè)。分析-歸纟納 1真值表匸二 邏輯表達(dá)式邏輯圖圖1-2組合邏輯電路的設(shè)計(jì)步驟三、實(shí)驗(yàn)步驟及內(nèi)容1、利用邏輯轉(zhuǎn)換儀對(duì)已知邏輯電路進(jìn)行分析。

2、按圖連接電路在邏輯轉(zhuǎn)換儀面板上單擊按鈕 （由邏輯電路轉(zhuǎn)換為真值表） 和按鈕（由真值表導(dǎo)出簡(jiǎn)化 表達(dá)式）后，得到如圖結(jié)果。觀察真值表發(fā)現(xiàn)：當(dāng)四個(gè)輸入變量中1的個(gè)數(shù)為奇數(shù)時(shí),輸出為0,當(dāng)四個(gè)輸入變量中1個(gè)數(shù)為偶數(shù)時(shí)，輸出為1.因此這是一個(gè)四位輸入信號(hào)的 奇偶校驗(yàn)電路。00401000A00501011Q06011Q1二二一01110008100000091001101010101D111D110D1511C'&1C 1 311D100141110001 fi1111IVoooooooo 禹 B 匚 D E F G HOutConyersiors/B'Cf+'CD+A

3、rt 十A*BB'十掃匕口十/田匚 D +ABC'D' +ABCD圖1-5經(jīng)分析得到的真值表和表達(dá)式(2)根據(jù)要求利用邏輯轉(zhuǎn)換儀進(jìn)行邏輯電路分析。 問(wèn)題提出：一火災(zāi)報(bào)警系統(tǒng)，設(shè)有煙感、溫感、和紫外線三種類型不同的活在探測(cè) 器。為了防止錯(cuò)誤報(bào)警，只有當(dāng)其中有兩個(gè)或兩個(gè)以上的探測(cè)器發(fā)出火災(zāi)探測(cè)信號(hào) 時(shí)，報(bào)警系統(tǒng)才產(chǎn)生報(bào)警控制新號(hào)，試設(shè)計(jì)電路。 在邏輯轉(zhuǎn)換儀面板上根據(jù)下列分析出真值表如圖：由于探測(cè)器發(fā)出的火災(zāi)信號(hào)只有兩種可能，一種是高電平，代表有火災(zāi)；一種是低電平，表示無(wú)火災(zāi)。因此，令A(yù)、B、C分別代表煙感、溫感、紫外線三種探測(cè)器的探測(cè)輸出信號(hào)，為報(bào)警控制電路的 輸入，令F為

4、報(bào)警控制輸出。圖1-7真值表和表達(dá)式 在邏輯轉(zhuǎn)換儀面板上單擊按鈕(由真值表導(dǎo)出簡(jiǎn)化表達(dá)式)后得到最簡(jiǎn)化表達(dá)式。 在上步的基礎(chǔ)上單擊按鈕（由邏輯表達(dá)式得到邏輯電路）后得到邏輯電路。四、思考題1、設(shè)計(jì)一個(gè)4人表決器，3人或3人以上同意則通過(guò)。用與非門實(shí)現(xiàn) 利用邏輯轉(zhuǎn)換儀得真值表和表達(dá)式如下：Loic converter-KLCIXOut00D&000000 100Q10002001Q0u Z30011000J010000050101000601100C 27Q1111DOS1c0&曲00910t>1001 D1010001 11011l01211000A E 匚 D E F

5、G HConyersiorsACD+ABD十AE匚托匚口分析所得真值表的表達(dá)式ooooooooABCD E F G H0040100a|00501010Q06011Q0二二一0111100810D000091001001010100D111D111D1511C'&0C 1 311D110141110101 fi11111VConversjorsA|B*1 q| 1A|BA|D-»NAMDACD+ABD-bAEC-mCD分析所得真值表的表達(dá)式所要電路2、利用邏輯轉(zhuǎn)換儀對(duì)下圖所示邏輯電路進(jìn)行分析圖1-9待分析的電路分析如下:OOD0Q01A00 10010Q0201010

6、11000J100100510100061100C 271111VOOOOOOOOAB 匚 D E F G HConversiors/CM'C'+ABC實(shí)驗(yàn)所得真值表的表達(dá)式實(shí)驗(yàn)二編碼器、譯碼器電路仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、掌握編碼器、譯碼器的工作原理。2、常見(jiàn)編碼器、譯碼器的作用。二、實(shí)驗(yàn)原理我們知道數(shù)字信號(hào)不僅可以用來(lái)表示數(shù)，還可以用來(lái)表示各種指令和信息。所謂的編碼是指在選定的一系列二進(jìn)制數(shù)碼中，賦予每個(gè)二進(jìn)制數(shù)碼以某一固定含義。例如，用二進(jìn)制數(shù)碼表示十六進(jìn)制數(shù)叫做二一十六進(jìn)制編碼。能完成編碼功能的電路統(tǒng)稱為編碼器74LS148D是常用的8線一3線優(yōu)先編碼器，如圖1所示。在8

7、個(gè)輸入線上可以同時(shí)出現(xiàn)幾個(gè) 有效的輸入信號(hào)，但只對(duì)其中優(yōu)先權(quán)最高的一個(gè)有效信號(hào)進(jìn)行編碼。其中7線優(yōu)先權(quán)最高，0端優(yōu)先權(quán)最低，其他優(yōu)先權(quán)按端腳遞減順序排列。EI為選通輸入端，低電平有效，EI=O時(shí)，編碼器工作正常。E0為選通輸出端，GS為優(yōu)先標(biāo)志端。譯碼是編碼的逆過(guò)程，將輸入的每一個(gè)二進(jìn)制代碼賦予含義翻譯過(guò)來(lái)，給出相應(yīng)的輸出信號(hào)。能夠完成譯碼功能的電路叫做譯碼器。74LS138D屬于3線一8線譯碼器，如圖2所示。該譯碼器輸入高電平有效。DOAOD1A1D2A2D3D4GSD5EOD6D7EIU174LS148D10111213159116AY0BY1C丫2Y3G1Y4G2A丫5G2B丫6丫774

8、LS138DU2圖2-1編碼器74LS48D圖2-2譯碼器74LS138D三、實(shí)驗(yàn)內(nèi)容及步驟1、8 -3線優(yōu)先譯碼器1）說(shuō)明：利用9個(gè)單刀雙擲開(kāi)關(guān)切換 8位輸入端和選通輸入端輸入電平狀態(tài)。利用5個(gè)探測(cè)器觀察3位信號(hào)輸出端、選通輸出端、優(yōu)先標(biāo)志端輸出信號(hào)的電平狀態(tài)。5 V2）步驟： 按圖連接電路 切換9個(gè)單刀雙擲開(kāi)關(guān)進(jìn)行仿真實(shí)驗(yàn)，將結(jié)果填入表1.輸入端的1表示高電平，0表示低電平，x表示高低電平都可以。輸入端中的1表示探測(cè)器亮，0表示滅。該編碼器輸入、輸出均為低電平有效。表2-1 8 3線優(yōu)先譯碼器真值表輸入端輸出端EIY7Y6Y5Y4Y3Y2Y1Y0A2A1A0GSE00XXXXXXXX111

9、11011111111111100111111101110101111110X110010111110XX10101011110XXX1000101110XXXX011010110XXXXX01001010XXXXXX0010100XXXXXXX000012、3 - 8線譯碼器1）說(shuō)明：利用三個(gè)單刀雙擲開(kāi)關(guān)切換二路輸入端輸入的電平狀態(tài)。利用8個(gè)探測(cè)器觀察8路輸出信號(hào)端的電平狀態(tài)。使能端G1接高電平G2A G2B接低電平。VCC2）實(shí)驗(yàn)步驟：按圖連接電路；切換三個(gè)單刀雙擲開(kāi)關(guān)進(jìn)行仿真實(shí)驗(yàn)，得到表2所示結(jié)果。輸入端中的 1表示高電平,0表示低電平。輸出端中的 1表示測(cè)試器亮，0表示探測(cè)器滅。表2-

10、2 3 8線譯碼器真值表輸入端輸出端G1G2AG2BA2A1A0Y7Y6Y5Y4Y3Y2Y1Y01000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110四、思考題：(1 )利用兩塊8-3線優(yōu)先編碼器74LS148D設(shè)計(jì)16-4線優(yōu)先編碼器，然后仿真驗(yàn)證16-4線 優(yōu)先編碼器的邏輯功能。VDDGNDS4Key = Spape5253S5X35 VU3A5 VU4AX0U4B2574lSooDU4C5 VKey = SpaceKey

11、 = Space74LS00D315 V74LS148D1810do D1D2D3D4D5D6D7ElA0A1A2GS EO1415Key = SpaceS13 Key = Space15sS17 Key = SpaceGNDS8 Key = SpaceEOGND，S15口q15 VX216Key = Space2Key = SpaceKey = SpaceX128Key = SpaceKey = Space 13D0A0D1A1D2A2D3D4GSD5EOD6D7EI74LS148D9L-7二 614r74LS00D74LS00DU4DVDDS10 Key = SpaceS1132茫 5 V

12、XJS14Key = SpaceKey = Space-S16Key = SpaceGND圖2-5 16-4線優(yōu)先編碼器仿真電路(2)利用兩塊3-8線譯碼器74LS138D設(shè)計(jì)4-16線譯碼器電路，然后仿真驗(yàn)證電路功能。vccX0X1X2X34.5 VX15圖2-6 4-16線譯碼器仿真電路實(shí)驗(yàn)三 競(jìng)爭(zhēng)冒險(xiǎn)電路仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、掌握組合邏輯電路產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因；2、學(xué)會(huì)競(jìng)爭(zhēng)冒險(xiǎn)是否可能存在的判斷方法；3、了解常用消除競(jìng)爭(zhēng)冒險(xiǎn)的方法。二、實(shí)驗(yàn)原理在組合邏輯電路中，由于門電路存在傳輸延時(shí)時(shí)間和信號(hào)狀態(tài)變化速度不一致等原因， 使信號(hào)的變化出現(xiàn)快慢差異， 這種現(xiàn)象叫做競(jìng)爭(zhēng)。競(jìng)爭(zhēng)的結(jié)果是使輸出端

13、可能出現(xiàn)錯(cuò)誤信號(hào)， 這種現(xiàn)象叫做冒險(xiǎn)。所以有競(jìng)爭(zhēng)不一定有冒險(xiǎn)，有冒險(xiǎn)一定存在競(jìng)爭(zhēng)。利用卡諾圖可以判斷組合邏輯電路是否可能存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，具體做法如下：根據(jù)邏輯函數(shù)的表達(dá)式，做出其卡諾圖，若卡諾圖中填1的格形成的卡諾圖有兩個(gè)相鄰的圈相切，則該電路存在競(jìng)爭(zhēng)冒險(xiǎn)的可能性。既然電路存在競(jìng)爭(zhēng)就有可能存在冒險(xiǎn)造成輸出的錯(cuò)誤動(dòng)作，因此，必須杜絕競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的產(chǎn)生，常用的消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有一下4種：加取樣脈沖，消除競(jìng)爭(zhēng)冒險(xiǎn)，修改邏輯設(shè)計(jì)，增加冗余項(xiàng)，在輸出端接濾波電容；加封鎖脈沖等。三、實(shí)驗(yàn)內(nèi)容及步驟1、0型冒險(xiǎn)電路仿真實(shí)驗(yàn)1）實(shí)驗(yàn)電路VDD3七 GND5VV11kHz5 VU1A74LS32DU2A-7

14、4LS05DXSC1TO圖3-10型冒險(xiǎn)電路2）實(shí)驗(yàn)步驟：按圖3-1連接電路進(jìn)行實(shí)驗(yàn)仿真，記錄仿真結(jié)果考慮如何消除該電路出現(xiàn)的0型冒險(xiǎn)現(xiàn)象。根據(jù)圖1連接電路并觀察波形，如下2、1型冒險(xiǎn)電路仿真實(shí)驗(yàn)1 ）實(shí)驗(yàn)電路VDD一 5V宀gndU2AzzO74LS08D2V11kHz5 VU1A-D>-74LS04DXSC1G_tO-圖3-2 1型冒險(xiǎn)電路2）實(shí)驗(yàn)步驟：按圖3-2連接電路進(jìn)行仿真實(shí)驗(yàn)，記錄仿真結(jié)果，說(shuō)明實(shí)驗(yàn)現(xiàn)象考慮如何消除該電路出現(xiàn)的冒險(xiǎn)現(xiàn)象波形圖如下：3、多輸入信號(hào)同時(shí)變化時(shí)的冒險(xiǎn)電路1 ）實(shí)驗(yàn)電路-按圖3-3連接電路利用卡諾圖判斷該電路存在競(jìng)爭(zhēng)冒險(xiǎn)可能性。運(yùn)行實(shí)驗(yàn)仿真，記錄結(jié)果并

15、說(shuō)明現(xiàn)象。為了消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，采用修改邏輯設(shè)計(jì)，增加冗余項(xiàng)BC,采用修改后電路如圖 4所示,記錄仿真結(jié)果Four chamifil Dffcilloscope-XSC14、多輸入信號(hào)同時(shí)變化時(shí)的冒險(xiǎn)消除電路1 ）實(shí)驗(yàn)電路2）實(shí)驗(yàn)結(jié)果：增加冗余項(xiàng)后消除了競(jìng)爭(zhēng)冒險(xiǎn)。Four chamifil Dffcilloscope-XSC1四、思考題如圖5是否存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，若存在如何消除?Lofic converter-ILC1XOutDDC000DAC 3 Dc11002010000 30111D041LC'01L10r DE11D1C Ul111Voooooooo AE 匚 D E = G

16、HCo*-i-'Trs orsi Q |1 fFTT $ 耳戶A|eA|B*1 Q| 1A|B 盤(pán)二A|D -» NAMDA'C十山日當(dāng)C=B=1時(shí)存在0型冒險(xiǎn)，應(yīng)增加冗余項(xiàng)BC 。實(shí)驗(yàn)四觸發(fā)器電路仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、掌握邊沿觸發(fā)器的邏輯功能；2、邏輯不同邊沿觸發(fā)器邏輯功能之間的相互切換。二、實(shí)驗(yàn)原理觸發(fā)器是構(gòu)成時(shí)序電路的基本邏輯單元，具有記憶，存儲(chǔ)二進(jìn)制信息的功能，從邏輯功能上將觸發(fā)器分為 RS,D,JK,T,T '等幾種類型，對(duì)于邏輯功能的描述有真值表，波形圖，特征方程等幾種方法。功能不同的觸發(fā)器之間可以相互轉(zhuǎn)換。邊沿觸發(fā)器是指只在CP上升沿或下降沿到

17、來(lái)時(shí)接受此刻的輸入信號(hào)，進(jìn)行狀態(tài)轉(zhuǎn)換，而其他時(shí)刻輸入信號(hào)狀態(tài)的變化對(duì)其沒(méi)有影響的電路。集成觸發(fā)器通常具有異步置位，復(fù)位功能，74LS74D是在一片芯片上包括兩個(gè)完全獨(dú)立邊沿D觸發(fā)器的集成電路，對(duì)它的分析分為三種情況：(1)無(wú)論CP和D為何值，只要1CLR=Q 1PR=0觸發(fā)器置1。1PR=1，觸發(fā)器置0，只要1CLR=1,(2)當(dāng)1CLR=1PR=時(shí)為不允許狀態(tài)。(3)當(dāng)1CLR=1PR=且CP處于上升沿時(shí)，n+1 Q =D。74LS112D是在一片芯片上包含兩個(gè)完全獨(dú)立邊沿JK觸發(fā)器的集成電路，對(duì)它的分析可分為以下三種情況：（1）無(wú)論 CP,J,K 為何值，只要 1CLR=0,1PR=1 觸

18、發(fā)器置 0,只要 1CLR=1,1PR=0, 觸發(fā)器置1。（2）當(dāng)1CLR=1PR=時(shí)為不允許狀態(tài)。（3）當(dāng)1CLR=1PR=時(shí)，且 CP處于下降沿時(shí)，Q n+1=J Qn +KQ圖 4-1 74LS74DU1A31PR51J1Q亠才 1CLK21K1Q1CLRo1574LS112D圖 4-2 74LS112D三、實(shí)驗(yàn)內(nèi)容及步驟1、D觸發(fā)器1）說(shuō)明：利用單刀雙擲開(kāi)關(guān) 觀察輸出管腳的信號(hào)電平狀態(tài),J1,J2,J3,J4用示波器查看輸出管腳的信號(hào)波形。切換輸入管腳的信號(hào)電平狀態(tài)，利用探測(cè)器X1XSC15 VIPR,1D,1CP,CP的狀態(tài)，觀察輸出端 1Q的變化,1表示高電平，0表示低電平，x表示

19、接高接低都可2）實(shí)驗(yàn)步驟：按下圖所示連接電路。 按照仿真電路實(shí)驗(yàn)，利用開(kāi)關(guān)來(lái)改變 將結(jié)果填入下表并驗(yàn)證結(jié)果，輸入端的 以，輸入端1表示探測(cè)燈亮，0表示探測(cè)等滅。表4-1 邊沿D觸發(fā)器74LS74D真值表輸入端現(xiàn)態(tài)次態(tài)CPCLRPRDQnQn+1X00X0不確定X01X不確定0X10X不確定11110101111012、JK觸發(fā)器1）說(shuō)明：利用單刀雙擲開(kāi)關(guān)J1,J2,J3,J4,J5切換輸入信號(hào)的信號(hào)電平狀態(tài)，利用探測(cè)器X1觀察輸出管腳的信號(hào)電平狀態(tài)，用示波器查看管腳的信號(hào)波形。VDDXSC15VKey = AKey = BS1S2S31PR1J1Q5 1CLK1K1Q61CLR4U1A3127

20、4LS112DKey = D0 E?Key = CS5Key = SpaceX1-5 VV1500 Hz5 V圖4-4 JK觸發(fā)器仿真電路2）實(shí)驗(yàn)步驟：按上圖連接電路，利用開(kāi)關(guān)來(lái)改變IPR,1J,1K，1CP,CP的狀態(tài)，觀察輸出端1Q的變化，將結(jié)果填入下表并驗(yàn)證結(jié)果，輸入端的1表示高電平，0表示低電平，x表示接高接低都可以，輸入端1表示探測(cè)燈亮，0表示探測(cè)等滅。表4-2 JK觸發(fā)器74LS112D真值表輸入端現(xiàn)態(tài)次態(tài)CPCLRPRJKQnQn+1X00XX0不確定X01XX不確定0X10XX不確定111100001110011111011011101001111011111100111111

21、101111101五、思考題由于D觸發(fā)器使用方便，JK觸發(fā)器功能最完善，怎樣將 JK觸發(fā)器和D觸發(fā)器分別轉(zhuǎn) 換為T觸發(fā)器。U1A1PR鼻丄1 31J1Q5-01CLK21K1Q6_1CLR74LS112DU3A1PRU2A74LS266D1D1Q1CLK 1Q1CLR74LS74D圖4-5 JK觸發(fā)器轉(zhuǎn)化成T觸發(fā)器圖4-6 D觸發(fā)器轉(zhuǎn)化成T觸發(fā)器實(shí)驗(yàn)五計(jì)數(shù)器電路仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、了解計(jì)數(shù)器的日常應(yīng)用和分類；2、熟悉集成計(jì)數(shù)器邏輯功能和其各控制端作用；3、掌握計(jì)數(shù)器的使用方法。二、實(shí)驗(yàn)原理統(tǒng)計(jì)輸入脈沖個(gè)數(shù)的過(guò)程計(jì)數(shù)。能夠完成計(jì)數(shù)工作的電路成為計(jì)數(shù)器。計(jì)數(shù)器的基本功能是統(tǒng)計(jì)時(shí)鐘脈沖的個(gè)數(shù)，即

22、實(shí)現(xiàn)計(jì)數(shù)操作，也用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖等。計(jì)數(shù)器的種類很多，根據(jù)計(jì)數(shù)脈沖引入方式的不同，將計(jì)數(shù)器分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；根據(jù)計(jì)數(shù)過(guò)程中計(jì)數(shù)變化趨勢(shì)，將計(jì)數(shù)器分為加法計(jì)數(shù)器、減法計(jì)數(shù)器、可逆計(jì)數(shù)器；根據(jù)計(jì)數(shù)器中計(jì)數(shù)長(zhǎng)度的不同，可以將計(jì)數(shù)器分為二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器（例如十進(jìn)制、N進(jìn)制）。二進(jìn)制計(jì)數(shù)器是構(gòu)成其他各種計(jì)數(shù)器的基礎(chǔ)。 按照計(jì)數(shù)器中計(jì)數(shù)值的編碼方式， 用n表示二 進(jìn)制代碼，N表示狀態(tài)位，滿足 N=2“的計(jì)數(shù)器稱作二進(jìn)制計(jì)數(shù)器。 74LS161D是常見(jiàn)的二進(jìn) 制加法同步計(jì)數(shù)器，其引腳說(shuō)明如圖所示，其功能如表所示。16U13 jAQA144BQB135.CQC126DQD11

23、7ENPRCO1510.ENTLOAD CLR0才CLK74LS161DU1AVCCBQACQBDQCQDCTENLOADU/DRCOMAX/MIN> CLKgnd151109326774LS191D圖 5-1 74LS161D圖 5-2 74LS191D三、實(shí)驗(yàn)內(nèi)容及步驟1、74LS161D構(gòu)成的二進(jìn)制加法同步計(jì)數(shù)器，具體電路如圖所示，說(shuō)明如下VDD5VKey = AU1VD6DKey = CS412710ENPENTKey = DJia2LOADCLRCLK74LS161DV1RCOQA QB QCQD6DCD_HEXU22.5 VtJGND圖5-3 74LS161D構(gòu)成的二進(jìn)制加法

24、同步計(jì)數(shù)器該電路采用總線方式進(jìn)行連接。利用J1、J2、J3、J4四個(gè)單刀雙擲開(kāi)關(guān)可以切換74LS161D第7、10、9、1腳輸入的高低電平狀態(tài)。74LS161D第3、4、5、6腳（4位二進(jìn)制輸入端）同時(shí)接高電平。74LS161D第15腳（進(jìn)位輸出端）接探測(cè)器X1。V1為時(shí)鐘信號(hào)。利用邏輯分析儀觀察四位二進(jìn)制輸出端（第11、12、13、14腳）、進(jìn)位輸出端（第 15腳）和時(shí)鐘信號(hào)端（第 2腳）的波形。利用數(shù)碼 管U2顯示計(jì)數(shù)器的計(jì)數(shù)情況。2、74LS191D構(gòu)成的二進(jìn)制加/減同步計(jì)數(shù)器U2DCD HEX圖5-4 74LS191D構(gòu)成的二進(jìn)制加/減同步計(jì)數(shù)器GND四、思考題1. 模仿圖5-174L

25、S161D構(gòu)成的二進(jìn)制加法計(jì)數(shù)器，設(shè)計(jì)由74LS162D構(gòu)成的十進(jìn)制加法同步計(jì)數(shù)器。VDD5VDCD HEXS1Y立Key = AGND52 o dKey = B53OdKey = C54AQABQBCQCDQDENPRCOENTLOAD CLRCLKU1774LS162D9u234vdD14Ln78) >13Ln&7) *12Ln10 丿11Ln4(10) /15BusiU2S!Key = DV11kHz5 V6 X12.5 VXLA1Bus1JU TL Jnu.2、模仿圖5-274LS191D構(gòu)成的二進(jìn)制加/減法同步計(jì)數(shù)器，設(shè)計(jì)由74LS192D構(gòu)成的十進(jìn)制加/減同步計(jì)數(shù)器。

26、U2DCD HEXVDDGND5V15S1Key = A11 -Key = Bi S3.AQABQBCQC.dQDLOADBOCLRCO>UPy DOWNU174LS192D54XLA11013C Q T326X2 25 V9Key = CGND2.5 VGNDV11kHz5 V減同步計(jì)數(shù)器U2GNDDCD HEX加同步計(jì)數(shù)器Loic AnalyzerILAl區(qū)lime (s)C0f5.0l'.-Set”Qualifier moDO舞10.00( insLO.OOD nisT1 Jd±|KE亟PT】5b =xtemc (匸)Qualifier -n實(shí)驗(yàn)六 任意N進(jìn)制計(jì)數(shù)

27、器電路仿真實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、學(xué)會(huì)分析任意 N進(jìn)制計(jì)數(shù)器。2、靈活應(yīng)用構(gòu)成任意 N進(jìn)制計(jì)數(shù)器的三種方法。二、實(shí)驗(yàn)原理1、簡(jiǎn)單連接法：將兩個(gè)計(jì)數(shù)器首尾相連，構(gòu)成一個(gè)新的計(jì)數(shù)器，該計(jì)數(shù)器的模是兩個(gè)計(jì) 數(shù)器模的乘積。2、 清零端復(fù)位法：開(kāi)始計(jì)數(shù)后，經(jīng)過(guò)M個(gè)脈沖，計(jì)數(shù)狀態(tài)達(dá)到 SM通過(guò)輔助門電路將 SM譯碼，產(chǎn)生一個(gè)清零信號(hào)加至計(jì)數(shù)器的清零端，使計(jì)數(shù)器返回到初始零狀態(tài)，這樣就跳躍了(N-M)個(gè)狀態(tài)，從而構(gòu)成了 M進(jìn)制計(jì)數(shù)器。3、利用置入控制端的置位法：利用中規(guī)模器件的置入控制端，以置入某一固定二進(jìn)制數(shù) 值的方法，從而使 N進(jìn)制計(jì)數(shù)器跳躍(N-M)個(gè)狀態(tài)，實(shí)現(xiàn) M進(jìn)制計(jì)數(shù)器三、實(shí)驗(yàn)內(nèi)容及步驟1、簡(jiǎn)單連接

28、法構(gòu)成模為 100的計(jì)數(shù)器U4U22.5 VX1oDCD_HEX DCD_HEXU174LS162DbusOORbusklc RC daqul -U374LS162DBCO8<OtnePNEDcBAklcRJ daqul - tne PNEDcBA0q19123 4 5 6 7V1©1kHz5VGND<1q I9 12XLA1busVDD-f-5VLofic AnalyzerSLAl10Tenn 10Term 11Tam 12Term 13Jam 14Term 15Tefin 16Obck IN0 00016 mmHime 33eD0m 50400mI.67 200m 8

29、4 000mJJJLJLJUJUUUUULUUJUTinjn_ni_rLirL_rjjinruiwV r.:Ctodc Qu4TrggLgnmtummkjfmr niimmrtnMmhMFillPill海 1ti卅1氏出臥丨T2出R世丫色rseT2-T10.000 50.055 sO.ijCi'j zCoc<5 Or.-Externa 口 Qualiier Triager丨治1Quslifier 2、清零端復(fù)位法構(gòu)成的八進(jìn)制計(jì)數(shù)器U4U2VDD -5VU3A74LS05NDCD_HEX43251q Q QQA B CDU1klcRodaol-TNt74LS161D0 卍7 19

30、1V1GND500 Hz5 V3、置入控制端的置位法構(gòu)成的八進(jìn)制計(jì)數(shù)器U2VDD74LS12Dy/GNDQ Q QQA B CDKKCRD daol -HZEOCR RNEU174LS161D65V11kHz5 V74LS161D構(gòu)成一個(gè)模256的計(jì)數(shù)器。五、思考題1、如何利用簡(jiǎn)單連接法將兩個(gè)二進(jìn)制加法計(jì)數(shù)器2.5 V DCD_HEXXLA1U374LS161D3 4 5 67 09 1klcRJ daqul -tne OQR PNE B D CO c 8 B <0 AbusklcRJ daqul -tne OCR PNE Du D CO c Bu BA9，1VDD-1-5V03 4 5

31、 6 72如何利用最高位與下級(jí)時(shí)鐘相連將兩個(gè)二進(jìn)制加法計(jì)數(shù)器74LS161D構(gòu)成一個(gè)模100的計(jì)數(shù)器U4VDDVDD5V1115DCD_HEX4<Hz V占GNAQABQBCQCDQDENPRCOENTLOADCLR* CLK174LS161D5V3-A9U3A 74LS10D710 AQABQBCQCDQDENPRCOENTLOADCLR卜CLKU21574LS161DU5111413DCD_HEXDCD3、如何利用清零端復(fù)位法將二進(jìn)制加法計(jì)數(shù)器74LS161D和一些輔助門電路構(gòu)成一個(gè)模為5的計(jì)數(shù)器。VDD -5VU4A74LS00DHDCD HEX_43215Q Q QQ OU174

32、LS161DABCD NN OC CV1GND<-500 Hz5 V4、如何利用置入控制端的置位法將二進(jìn)制加法計(jì)數(shù)器74LS161D和一些輔助門電路構(gòu)成一個(gè)模為6的計(jì)數(shù)器。VDDU2DCD HEXIQ Q QQA B CD0V1U174LS161D5VU3A右GNDKLCR_oDAOL-XNEOCR nPl-_74LS00D1kHz,5 VGND<H實(shí)驗(yàn)七數(shù)字搶答器設(shè)計(jì)、設(shè)計(jì)任務(wù)與要求1、搶答器同時(shí)供8名選手或8個(gè)代表隊(duì)比賽，分別用 8個(gè)按鈕S0S7表示。2、主持人控制開(kāi)關(guān)按鈕 So3、搶答器具有鎖存和顯示功能。4、搶答器具有定時(shí)搶答功能。5、參賽選手在設(shè)定的時(shí)間內(nèi)進(jìn)行搶答。6、如果定時(shí)