EDA實驗報告-VGA彩條顯示

1、班級：光094-2姓名：學(xué)號：2指導(dǎo)教師：郭英彪 EDA技術(shù)實驗報告VGA彩條實驗VGA彩條信號顯示控制一、實驗?zāi)康模?. 熟練掌握 Verilog HDL語言和QuartusII 軟件的使用；2. 理解狀態(tài)機(jī)的工作原理和設(shè)計方法；3. 熟悉 VGA 接口協(xié)議規(guī)范。4.通過對VGA接口的顯示控制設(shè)計，理解VGA接口的時序工作原理，掌握通過計數(shù)器產(chǎn)生時序控制信號的方法以及用MEGEFUNCTION制作鎖相環(huán)的方法。2、 實驗原理1、 顯示控制原理常見的彩色顯示器一般由陰極射線管(CRT)構(gòu)成，彩色由GRB(Green Red Blue)基色組成。顯示采用逐行掃描的方式解決，陰極射線槍發(fā)出電子束打

2、在涂有熒光粉的熒光屏上，產(chǎn)生GRB基色，合成一個彩色像素。掃描從屏幕的左上方開始，從左到右，從上到下，逐行掃描，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間，CRT、對電子束進(jìn)行消隱，每行結(jié)束時，用行同步信號進(jìn)行行同步；掃描完所有行，用場同步信號進(jìn)行場同步，并使掃描回到屏幕的左上方，同時進(jìn)行場消隱，并預(yù)備進(jìn)行下一次的掃描。2、VGA時序信號計算機(jī)內(nèi)部以數(shù)字方式生成的顯示圖像信息，被顯卡中的數(shù)字/模擬轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽、G、B 三原色信號和行、場同步信號，信號通過電纜傳輸?shù)斤@示設(shè)備中。對于模擬顯示設(shè)備，如模擬CRT 顯示器，信號被直接送到相應(yīng)的處理電路，驅(qū)動控制顯像管生成圖像。設(shè)計 V

3、GA 控制器的關(guān)鍵是產(chǎn)生符合VGA 接口協(xié)議規(guī)定的行同步和場同步信號，它們的時序關(guān)系如下圖所示：h_sync：水平同步信號（負(fù)脈沖），每個水平掃描周期顯示器刷新一行；v_sync：垂直同步信號（負(fù)脈沖），每個垂直掃描周期顯示器刷新一幀；行同步信號（HS）場同步信號（VS）時序名稱時鐘數(shù)（像素數(shù)）時序名稱行數(shù)前沿16前沿10行同步96場同步2數(shù)據(jù)640數(shù)據(jù)480后沿48后沿33總像素數(shù)800總行數(shù)525按照每秒60幀的刷新速度來計算，所需要的時鐘頻率為： 頻率60Hz(幀數(shù))×525(行)×800(每一行像素數(shù))25.2MHz 所以我們通過開發(fā)系統(tǒng)的50MHz時鐘資源，通過時

4、鐘分頻產(chǎn)生25MHz的頻率即可。雖然沒有達(dá)到精確的25.2MHz的時鐘頻率(刷新率可能會是59Hz)，但是并不會造成影響。3、VGA顯示器的工作過程 以屏幕左上角的那個像素作為原點（1,1）。當(dāng)顯示器接收到控制器輸出的v_sync信號，則開始一個新的垂直刷新循環(huán)，同時控制器輸出h_sync信號。當(dāng)經(jīng)過P+Q=1.084ms的時間后，準(zhǔn)備開始水平刷新循環(huán)，當(dāng)h_sync信號的下降沿到來時，即開始刷新第一行（行數(shù)加1）。再經(jīng)過B+C = 5.66ms的時間后，開始刷新第一行的第一個像素（列數(shù)加1），并按照所需的時鐘頻率，刷新此行中其余像素。直到顯示器接收到下一個h_sync信號，又開始刷新第二行。

5、 重復(fù)此過程，直到刷新到屏幕的底部。當(dāng)刷新了最下面一行的最后一個像素后，顯示器即完成了一幀的刷新，控制器又輸出v_sync信號，顯示器又開始一個新的垂直刷新循環(huán)。3、 實驗內(nèi)容：1. 輸入源程序；2.全程編譯；3.時序仿真；4. 引腳鎖定；5.編譯文件下載；四、最終硬件測試結(jié)果：5、 實驗體會：通過對EDA課程的學(xué)習(xí)，我對電路的軟件和硬件方面的知識有了進(jìn)一步的了解，至少對于QuartusII經(jīng)歷了由陌生到熟悉應(yīng)用的過程，這次VGA實驗是我本科到現(xiàn)在做過的最有意思的實驗之一。剛開始實驗時，簡單地認(rèn)為實驗是簡單而愉快的。但在一次上課時老師的一句幽默“我很欣慰，果然沒有一個人理解了狀態(tài)機(jī)的設(shè)計”讓我

6、認(rèn)識到自己的淺薄與無知。狀態(tài)機(jī)和系統(tǒng)的設(shè)計當(dāng)時在我的腦海里就是一團(tuán)亂麻，“剪不斷，理還亂”。這都什么跟什么啊，我突然意識到我是不是跟我的學(xué)科脫節(jié)啦，所以，我決定在本科的有限時間里多動手實驗、學(xué)習(xí)，努力去發(fā)現(xiàn)自己的不足，于是我申請進(jìn)了學(xué)院的實驗室學(xué)習(xí)，感覺這門課對我的影響還是恨大的，張老師質(zhì)樸的教學(xué)方式和把我們當(dāng)成自己孩子的教誨，讓我很是欣慰。在這次課程以前從來沒有了解過VGA的顯示原理和工作模式，剛開始學(xué)習(xí)的時候覺得非常茫然，不知道從何處下手。在老師的引導(dǎo)下，我按照實驗的整體過程，先看了課本，了解了VGA顯示和時序控制的相關(guān)原理。于是明白這次實驗設(shè)計的重點就是VGA時序控制模塊的設(shè)計。再仔細(xì)分

7、析時序關(guān)系，畫出狀態(tài)轉(zhuǎn)移圖，同步區(qū)、顯示區(qū)、消隱區(qū)時計數(shù)器的數(shù)值，便可很方便的編出程序。雖然在實驗中也遇到了各種各樣的問題，但最終都一一解決，也更讓我體會到實驗中的樂趣。同時，通過VGA顯示實驗，我加深了對EDA技術(shù)的理解，初步掌握了QuartusII軟件圖形編輯的使用。我接觸了使用VHDL編程的一些基本技術(shù)和方法，初步掌握QuartusII軟件的使用方法、進(jìn)一步熟悉了數(shù)字系統(tǒng)VHDL設(shè)計和仿真的流程以及硬件編程下載的基本技能，對以后EDA的繼續(xù)學(xué)習(xí)奠定了基礎(chǔ)。6、 實驗程序：use ieee.std_std_1164.all;entity color is port(clk,md:IN st

8、d_logic;/md為模式選擇輸入 rs,vs,r,g,b:OUT std_logic);end color;architecture behev of color is signal hs1,vs1,pclk,cclk:std_logic; signal mmd:std_logic_vector(1 downto 0); signal fs:std_logic_vector(3 downto 0); signal cc:std_logic_vector(4 downto 0);/行同步、橫彩條產(chǎn)生 signal ll:std_logic_vector(8 downto 0);/場同步、豎彩

9、條產(chǎn)生 signal grbx:std_logic_vector(3 downto 1); signal grby:std_logic_vector(3 downto 1); siganl grbp:std_logic_vector(3 downto 1); signal grb;std_logic_vector(3 downto 0);begin grb(2)<=(grbp(2) xor md) and hs1 and vs1; grb(3)<=(grbp(3) xor md) and hs1 and vs1; grb(1)<=(brbp(1) xor md) and hs

10、1 and vs1; process(md) begin if md'event and md='0' then if mmd="10" then mmd<="00" else mmd<=mmd+1; end if; end if; end process; process(mmd) begin if mmd="00"then grbp<=grbx;/橫彩條 elsif mmd="01" then grby<=grby;/選擇豎彩條 elsif mmd="1

11、0" then grby<=grbx xor gbry; else grbp<="000" end if; end process; process(clk) begin if clk'event and clk='1' then /外部晶振20M，20分頻 if fs=20 then fs<="0000" else fs<=(fs+1); end if; end if; end process; fclk<=fs(3); cclk<=cc(4); process(fclk) begi

12、n if fclk'event and fclk='1' then if cc=29 then cc<="00000”； else cc<=cc+1; end if; end if; end process; process(cclk) begin if cclk'event and cclk='0' then if ll=481 then ll<="000000000" else ll<=ll+1; end if; end if; end process; process(cc,ll) be

13、ign if cc>23 then hs<='0' else hs1<='1' end if; if ll>479 then vs1<='0' else vs1<='1' end if; end process; process(cc,ll) begin if cc<3 then grbx<="111" elsif cc<6 then grbx<="110" elsif cc<9 then grbx<="101

14、" elsif cc<13 then grbx<="100" elsif cc<15 then grbx<="011" elsif cc<18 then grbx<="010" elsif cc<21 then grbx<="001" else grbx<="000" end if; if ll<60 then grby<="111" elsif ll<120 then grby<="110" elsif ll<180 then grby<="101" elsif ll<240 then grby<="100" elsif ll<300 then grby<="011" elsif ll