數(shù)字電路與邏輯設計試卷答案

1、-. z數(shù)字電路與邏輯設計A卷班級*成績一單項選擇題每題1分，共10分1表示任意兩位無符號十進制數(shù)需要 二進制數(shù)。A6 B7 C8 D9 2余3碼10001000對應的2421碼為 。A01010101 B.10000101 C.10111011 D.111010113補碼11000的真值是 。A +1.0111 B. -1.0111 C. -0.1001 D. -0. 10004標準或-與式是由 構(gòu)成的邏輯表達式。 A與項相或 B. 最小項相或 C. 最大項相與 D.或項相與5.根據(jù)反演規(guī)則，的反函數(shù)為 。A. B. C. D. 6以下四種類型的邏輯門中，可以用 實現(xiàn)三種根本運算。A. 與門

2、 B. 或門C. 非門 D. 與非門7 將D觸發(fā)器改造成T觸發(fā)器，圖1所示電路中的虛線框應是 。 圖1A. 或非門 B. 與非門 C. 異或門 D. 同或門8實現(xiàn)兩個四位二進制數(shù)相乘的組合電路，應有 個輸出函數(shù)。A 8 B. 9 C. 10 D. 11 9要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應為 。AJK=00 B. JK=01 C. JK=10 D. JK=11 10設計一個四位二進制碼的奇偶位發(fā)生器假定采用偶檢驗碼，需要 個異或門。A2 B. 3 C. 4 D. 5二判斷題判斷各題正誤，正確的在括號記,錯誤的在括號記,并在劃線處改正。每題2分，共10分1原碼和補碼均可實現(xiàn)

3、將減法運算轉(zhuǎn)化為加法運算。 2邏輯函數(shù)則。 3化簡完全確定狀態(tài)表時，最大等效類的數(shù)目即最簡狀態(tài)表中的狀態(tài)數(shù)目。 4并行加法器采用先行進位并行進位的目的是簡化電路構(gòu)造。 5. 圖2所示是一個具有兩條反應回路的電平異步時序邏輯電路。 ( )圖2三多項選擇題(從各題的四個備選答案中選出兩個或兩個以上正確答案，并將其代號填寫在題后的括號，每題2分，共10分)1小數(shù)0”的反碼形式有 。A000 ； B100 ；C011 ； D111 2邏輯函數(shù)F=AB和G=AB滿足關(guān)系 。A. B. C. D. 3 假設邏輯函數(shù)則F和G相與的結(jié)果是 。A B 1 C D 4設兩輸入或非門的輸入為*和y，輸出為z ，當z

4、為低電平時，有 。A*和y同為高電平 ； B *為高電平，y為低電平 ；C*為低電平，y為高電平 ； D *和y同為低電平.5組合邏輯電路的輸出與輸入的關(guān)系可用 描述。A真值表 B. 流程表C邏輯表達式 D. 狀態(tài)圖 四 函數(shù)化簡題10分1用代數(shù)法求函數(shù)的最簡與-或表達式。4分2用卡諾圖化簡邏輯函數(shù) F(A，B，C，D)m(2，3，9，11，12)+d(5，6，7，8， 10，13)求出最簡與-或表達式和最簡或-與表達式。6分五設計一個將一位十進制數(shù)的余3碼轉(zhuǎn)換成二進制數(shù)的組合電路，電路框圖如圖3所示。15分圖3要求：1填寫表1所示真值表；表1 ABCDW*YZABCDW*YZ00000001

5、001000110100010101100111100010011010101111001101111011112利用圖4所示卡諾圖，求出輸出函數(shù)最簡與-或表達式；圖43畫出用PLA實現(xiàn)給定功能的陣列邏輯圖。4假設采用PROM實現(xiàn)給定功能,要求PROM的容量為多大？六、分析與設計15分*同步時序邏輯電路如圖5所示。圖5(1) 寫出該電路鼓勵函數(shù)和輸出函數(shù)；(2) 填寫表2所示次態(tài)真值表；表2輸入*現(xiàn)態(tài)Q2 Q1鼓勵函數(shù)J2 K2 J1 K1次態(tài)Q2(n+1)Q1(n+1)輸出Z(3) 填寫表3所示電路狀態(tài)表；表3現(xiàn)態(tài)次態(tài)Q 2 (n+1)Q 1(n+1)輸出Q 2Q 1*=0*=1Z00011

6、0114設各觸發(fā)器的初態(tài)均為0，試畫出圖6中Q1、Q2和Z的輸出波形。圖65改用T觸發(fā)器作為存儲元件，填寫圖7中鼓勵函數(shù)T2、T1卡諾圖，求出最簡表達式。圖7圖8七分析與設計15分*電平異步時序邏輯電路的構(gòu)造框圖如圖8所示。圖中：要求：1根據(jù)給出的鼓勵函數(shù)和輸出函數(shù)表達式，填寫表4所示流程表； 表4二次狀態(tài)y2 y1鼓勵狀態(tài)Y2Y1/輸出Z*2*1=00*2*1=01*2*1=11*2*1=100 00 11 11 02. 判斷以下結(jié)論是否正確，并說明理由。 該電路中存在非臨界競爭； 該電路中存在臨界競爭；3將所得流程表4中的00和01互換，填寫出新的流程表5，試問新流程表對應的電路是否存在非

7、臨界競爭或臨界競爭？ 表5二次狀態(tài)y2 y1鼓勵狀態(tài)Y2Y1/輸出Z*2*1=00*2*1=01*2*1=11*2*1=100 00 11 11 0八分析與設計15分*組合邏輯電路的芯片引腳圖如圖9 所示。圖91分析圖9 所示電路，寫出輸出函數(shù)F1、F2的邏輯表達式，并說明該電路功能。2假定用四路數(shù)據(jù)選擇器實現(xiàn)圖9 所示電路的邏輯功能，請確定圖10所示邏輯電路中各數(shù)據(jù)輸入端的值，完善邏輯電路。圖103假定用EPROM實現(xiàn)圖9 所示電路的邏輯功能，請畫出陣列邏輯圖。數(shù)字電路與邏輯設計試卷A參考答案一單項選擇題每題1分，共10分1B ； 2C ； 3D ； 4B ； 5. A ； 6D ； 7D

8、； 8A ； 9D ； 10B 。二判斷題判斷各題正誤，正確的在括號記,錯誤的在括號記,并在劃線處改正。每題2分，共10分1反碼和補碼均可實現(xiàn)將減法運算轉(zhuǎn)化為加法運算。 2邏輯函數(shù)則。 3化簡完全確定狀態(tài)表時，最大等效類的數(shù)目即最簡狀態(tài)表中的狀態(tài)數(shù)目。4并行加法器采用先行進位并行進位的目的是提高運算速度。5. 圖2所示是一個具有一條反應回路的電平異步時序邏輯電路。 ()三多項選擇題(從各題的四個備選答案中選出兩個或兩個以上正確答案，并將其代號填寫在題后的括號，每題2分，共10分)1AD； 2ABD； 3AC； 4ABC； 5AC 。四 函數(shù)化簡題10分 1代數(shù)化簡4分2卡諾圖化簡共6分最簡與-

9、或表達式為： 3分最簡或-與表達式為： 3分五設計共15分1填寫表1所示真值表；4分表1 真值表ABCDW*YZABCDW*YZ00000001001000110100010101100111dddddddddddd000000010010001101001000100110101011110011011110111101010110011110001001dddddddddddd2利用卡諾圖，求出輸出函數(shù)最簡與-或表達式如下：4分3畫出用PLA實現(xiàn)給定功能的陣列邏輯圖如下：5分4假設采用PROM實現(xiàn)給定功能,要求PROM的容量為：2分六、分析與設計15分寫出該電路鼓勵函數(shù)和輸出函數(shù)；3分填寫

10、次態(tài)真值表；3分輸入*現(xiàn)態(tài)Q2 Q1鼓勵函數(shù)J2 K2 J1 K1次態(tài)Q2(n+1)Q1(n+1)輸出Z0000111100011011000110110 1 0 11 0 0 10 1 0 11 0 0 10 1 1 01 0 1 00 1 1 01 0 1 00 01 00 01 00 11 10 11 1010001003填寫如下所示電路狀態(tài)表；3分現(xiàn)態(tài)次態(tài)Q 2 (n+1)Q 1(n+1)輸出Q 2Q 1*=0*=1Z00000100110111100001011101104設各觸發(fā)器的初態(tài)均為0，根據(jù)給定波形畫出Q1、Q2和Z的輸出波形。3分5改用T觸發(fā)器作為存儲元件，填寫鼓勵函數(shù)T

11、2、T1卡諾圖，求出最簡表達式。3分最簡表達式為：七分析與設計15分1根據(jù)給出的鼓勵函數(shù)和輸出函數(shù)表達式，填流程表； 5分二次狀態(tài)y2 y1鼓勵狀態(tài)Y2Y1/輸出Z*2*1=00*2*1=01*2*1=11*2*1=100 000/000/001/000/00 100/000/001/010/01 111/000/011/110/01 011/001/011/110/02. 判斷以下結(jié)論是否正確，并說明理由。6分 該電路中存在非臨界競爭；正確。因為處在穩(wěn)定總態(tài)00，11，輸入由00變?yōu)?1或者處在穩(wěn)定總態(tài)11，11，輸入由11變?yōu)?1時，均引起兩個狀態(tài)變量同時改變，會發(fā)生反應回路間的競爭，但由于所到達的列只有一個穩(wěn)定總態(tài)，所以屬于非臨界競爭。 該電路中存在臨界競爭；正確。因為處在穩(wěn)定總態(tài)11，01，輸入由11變?yōu)?0時，引起兩個狀態(tài)變量同時改變，會發(fā)生反應回路間的競爭，且由于所到達的列有兩個穩(wěn)定總態(tài)，所以屬于非臨界競爭。3將所得流程表3中的00和01互換，填寫出新的流程表，試問新流程表對應的電路是否存在非臨界競爭或臨界競爭？4分新的流程表如下：二次狀態(tài)y2 y1鼓勵狀態(tài)Y2Y1/輸出Z*2*1=00*2*1=01*2*1=11*2*1=100 001/001/000/010/00 101/001/000/001/01 111/001/011