計算機組成原理8.系統(tǒng)總線

1、 Ch 8: System Bus 系統(tǒng)總線 總線基本概念 總線設(shè)計要素總線標(biāo)準(zhǔn) 總線互連結(jié)構(gòu)總線的分類總線在各層次上提供部件之間的連接和交換信息通路分為以下幾類：芯片內(nèi)總線：在芯片內(nèi)部各元件之間提供連接例如，CPU芯片內(nèi)部，各寄存器、ALU、指令部件等之間有總線相連系統(tǒng)總線：在系統(tǒng)主要功能部件（CPU 、MM和各種I/O控制器）間提供連接單總線結(jié)構(gòu)將CPU、MM和各種I/O適配卡通過底板總線(Backplane Bus)互連，底板總線為標(biāo)準(zhǔn)總線(Industry standard)多總線結(jié)構(gòu)將CPU、Cache、MM和各種I/O適配卡用局部總線、處理器-主存總線、高速I/O總線、擴充I/O總

2、線等互連。主要有兩大類： Processor- Memory Bus (Design specific or proprietary)短而快，僅需與內(nèi)存匹配，使CPU-MM之間達最大帶寬I/O Bus (Industry standard)長而慢，需適應(yīng)多種設(shè)備，一側(cè)連接到Processor- Memory Bus 或 Backplane Bus，另一側(cè)連到I/O控制器（注：Intel公司在推出845、850等芯片組時，對“System Bus”有專門的定義，將處理器總線稱為前端總線(Front Bus)或系統(tǒng)總線）通信總線：在主機和I/O設(shè)備之間或計算機系統(tǒng)之間提供連接SKIPIntel 體

3、系結(jié)構(gòu)中特指的“系統(tǒng)總線”BACK北橋芯片組把處理器存儲器總線分成了兩個總線：處理器總線（系統(tǒng)總線，前端總線） 存儲器總線系統(tǒng)總線通常由一組控制線、一組數(shù)據(jù)線和一組地址線構(gòu)成。也有些總線沒有單獨的地址線，地址信息通過數(shù)據(jù)線來傳送，這種情況稱為數(shù)據(jù)/地址復(fù)用。數(shù)據(jù)線（Data Bus）：承載在源和目部件之間傳輸?shù)男畔?。?shù)據(jù)線的寬度反映一次能傳送的數(shù)據(jù)的位數(shù)。地址線（Address Bus） ：給出源數(shù)據(jù)或目的數(shù)據(jù)所在的主存單元或I/O端口的地址。地址線的寬度反映最大的尋址空間。控制線（Control Bus） ：控制對數(shù)據(jù)線和地址線的訪問和使用。用來傳輸定時信號和命令信息。典型的控制信號包括：時

4、鐘（Clock）：用于總線同步。復(fù)位（Reset）：初始化所有設(shè)備?？偩€請求（Bus Request）：表明發(fā)出該請求信號的設(shè)備要使用總線?？偩€允許（Bus Grant）：表明接收到該允許信號的設(shè)備可以使用總線。中斷請求（Interrupt Request）：表明某個中斷正在請求。中斷回答（Interrupt Acknowledge） ：表明某個中斷請求已被接受。存儲器讀（memory read）：從指定的主存單元中讀數(shù)據(jù)到數(shù)據(jù)總線上。存儲器寫（memory read）：將數(shù)據(jù)總線上的數(shù)據(jù)寫到指定的主存單元中。I/O讀（I/O read）：從指定的I/O端口中讀數(shù)據(jù)到數(shù)據(jù)總線上。I/O寫（I/

5、O Write） ：將數(shù)據(jù)總線上的數(shù)據(jù)寫到指定的I/O端口中。傳輸確認(rèn)（transmission Acknowledge） ：表示數(shù)據(jù)已被接收或已被送到總線系統(tǒng)總線的組成總線設(shè)計要素 總線設(shè)計要考慮的基本要素 盡管有許多不同的總線實現(xiàn)方式，但總線設(shè)計的基本要素和考察的性能指標(biāo)一樣信號線類型(Signal line type)：專用(Separate) / 復(fù)用(Multiplexed) 仲裁方法(Arbitrating)：集中式(Center) / 分布式(distributed) 定時方式(Timing)：同步通信 (Synchronous) / 異步通信 (Asynchronous)事務(wù)類

6、型(Bus Transaction)：總線所支持的各種數(shù)據(jù)傳輸類型和其他總線操作類型，如：存儲器讀、存儲器寫、I/O讀、I/O寫、讀指令、中斷響應(yīng)等總線帶寬(Bus Bandwidth)：單位時間內(nèi)在總線上傳輸?shù)淖畲髷?shù)據(jù)量（是一種傳輸能力） 相當(dāng)于公路的最大載客量。例如，滬寧高速每車道最多每5分鐘發(fā)一輛車，每輛車最多50人，共有6個車道，則最大流量為多少（?人/小時）？最大載客量：6道x12車/小時x50人/車= 3600人/小時信號線類型 總線的信號線類型有：專用、復(fù)用 專用信號線：信號線專用來傳送某一種信息。 例如，使用分立的數(shù)據(jù)線和地址線，使得數(shù)據(jù)信息專門由數(shù)據(jù)線傳輸，地址信息專門由地址

7、線傳輸。 復(fù)用信號線：信號線在不同的時間傳輸不同的信息。 例如，許多總線采用數(shù)據(jù)/地址線分時復(fù)用方式，用一組數(shù)據(jù)線在總線事務(wù)的地址階段傳送地址信息，在數(shù)據(jù)階段傳送數(shù)據(jù)信息。這樣就使得地址和數(shù)據(jù)通過同一組數(shù)據(jù)線進行傳輸。信號分時復(fù)用的優(yōu)缺點： 優(yōu)：減少總線條數(shù)，縮小體積、降低成本。缺：總線模塊的電路變復(fù)雜，且不能并行?？偩€裁決（總線控制/使用/訪問權(quán)的獲得） 什么是總線裁決？ 當(dāng)多個設(shè)備需要使用總線進行通信時，采用某種策略選擇一個設(shè)備使用總線為什么要進行總線裁決 ？ 總線被連接在其上的所有設(shè)備共享，如果沒有任何控制，那么當(dāng)多個設(shè)備需要進行通信時，每個設(shè)備都試圖為各自的傳輸將信號送到總線上，這樣就

8、會產(chǎn)生混亂。所以必須進行總線裁決如何避免上述混亂？ 在總線中引入一個或多個總線主控設(shè)備，只能主控設(shè)備控制總線 主控設(shè)備：能發(fā)起總線請求并控制總線。（如：處理器）從設(shè)備：只能響應(yīng)從主控設(shè)備發(fā)來的總線命令。（如：主存）利用總線裁決決定哪個總線主控設(shè)備將在下次得到總線使用權(quán)總線被多個設(shè)備共享，但每一時刻只能有一對設(shè)備使用總線傳輸信息。總線裁決（總線控制/使用/訪問權(quán)的獲得）總線裁決信號： 總線請求線和總線許可線 總線請求線可以和數(shù)據(jù)線復(fù)用，但影響帶寬 如：數(shù)據(jù)線和總線請求線復(fù)用時，總線裁決和數(shù)據(jù)傳輸不能同時進行總線裁決有兩種方式：集中式和分布式 集中式：將控制邏輯做在一個專門的總線控制器或總線裁決器

9、中，通過將所有的總線請求集中起來利用一個特定的裁決算法進行裁決菊花鏈（Daisy chain）計數(shù)器定時查詢（Query by a counter）集中并行（Centralized, Parallel） 分布式：沒有專門的總線控制器，其控制邏輯分散在各個部件或設(shè)備中自舉式（Self-selection）沖突檢測 （Collision detection）裁決方案應(yīng)在以下兩個因素間進行平衡 等級性(Priority)具有高優(yōu)先級的設(shè)備應(yīng)該先被服務(wù) 公平性(Fairness)即使具有最低優(yōu)先權(quán)的設(shè)備也不能永遠(yuǎn)得不到總線使用權(quán)SKIP菊花鏈總線裁決 Disadvantages： 不能保證公正性 對電

10、路故障敏感 菊花鏈的使用限制了總線速度菊花鏈查詢電路GrantRequest 1Request 2Request nGrant 1Grant 2Grant 3Grant從最高優(yōu)先權(quán)的設(shè)備依次向最低優(yōu)先權(quán)的設(shè)備串行相連。如果到達的設(shè)備有總線請求，則Grant信號就不再往下傳，該設(shè)備建立總線忙Busy信號，表示它已獲得了總線使用權(quán)。 BusArbiterDevice 1HighestPriorityDevice NLowestPriorityDevice 2GrantGrantGrantBusyRequestAdvantage： 簡單(simple) ，只需幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線裁決。

11、易擴充設(shè)備(flexible)串行查詢方式BACK查詢信號相當(dāng)于“擊鼓傳花”計數(shù)器定時查詢裁決基本思想：比菊花鏈查詢多一組設(shè)備線（DevID），少一根總線允許線BG。總線控制器接收到BR送來的總線請求信號后，在總線未被使用（Busy=0）的情況下，由計數(shù)器開始計數(shù)，并將計數(shù)值通過設(shè)備線向各設(shè)備發(fā)出。當(dāng)某個有總線請求的設(shè)備號與計數(shù)值一致時，該設(shè)備便獲得總線使用權(quán)，此時終止計數(shù)查詢，同時該設(shè)備建立總線忙Busy信號。 優(yōu)點： 靈活，設(shè)備的優(yōu)先級可通過設(shè)置不同的計數(shù)初始值來改變。 若每次初值皆為0，則固定； 若每次初值總是剛獲得總線使用權(quán)的設(shè)備，則是平等的循環(huán)優(yōu)先級方式。 對電路故障不如菊花鏈查詢那

12、樣敏感。 缺點： 需要增加一組設(shè)備線 總線設(shè)備的控制邏輯變復(fù)雜(需對設(shè)備號進行譯碼比較等)BusArbiterDevice 1HighestPriorityDevice NLowestPriorityDevice 2Dev IDBusyRequestBACK相當(dāng)于“點名報到”獨立請求方式裁決各設(shè)備都有一對總線請求線Req和總線允許線Grant。當(dāng)某設(shè)備要使用總線時，就通過對應(yīng)的總線請求線將請求信號送到總線控制器?？偩€控制器中有一個判優(yōu)電路，可根據(jù)各設(shè)備的優(yōu)先級確定選擇哪個設(shè)備。控制器可給各請求線以固定的優(yōu)先級，也可編程設(shè)置ENP0P1P2G0G1G2并行判優(yōu)電路p0、P1、p2優(yōu)先級怎樣？Bu

13、sArbiterDevice 1Device NDevice 2GrantReq優(yōu)點： 響應(yīng)速度快。 若可編程，則優(yōu)先級靈活缺點： 控制邏輯復(fù)雜，控制線數(shù)量多。p0P1p2問題：如果有N個設(shè)備，則菊花鏈和獨立請求各需多少裁決線？2 2N并行判優(yōu)方式裁決算法：總線控制器可采用固定的并行判優(yōu)算法、平等的循環(huán)菊花鏈算法、動態(tài)優(yōu)先級算法（如：最近最少用算法、先來先服務(wù)算法）等。BACK相當(dāng)于“領(lǐng)導(dǎo)說了算”自舉分布式裁決優(yōu)先級固定，各設(shè)備獨立決定自己是否是最高優(yōu)先級請求者需請求總線的設(shè)備在各自對應(yīng)的總線請求線上送出請求信號在總線裁決期間每個設(shè)備將比自己優(yōu)先級高的請求線上的信號取回分析：若有總線請求信號，

14、則本設(shè)備不能立即使用總線若沒有，則可以立即使用總線，并通過總線忙信號阻止其他設(shè)備使用總線最低優(yōu)先級設(shè)備可以不需要總線請求線，為什么？需要較多連線用于請求信號，所以，許多總線用數(shù)據(jù)線DB作為總線請求線 N個設(shè)備要多少請求信號？NuBus（MacintoshII 中的底板式總線）、SCSI總線等采用該方案上圖中的優(yōu)先級 (優(yōu)先級)是什么？設(shè)備3設(shè)備2設(shè)備1設(shè)備0BR0(Busy)Device0Device1Device3BR1BR2Device2BR3N條！BACK沖突檢測方式裁決基本思想：當(dāng)某個設(shè)備要使用總線時，它首先檢查一下是否有其他設(shè)備正在使用總線如果沒有，那它就置總線忙，然后使用總線；若兩

15、個設(shè)備同時檢測到總線空閑，則可能會同時使用總線，此時發(fā)生沖突；一個設(shè)備在傳輸過程中，它會幀聽總線以檢測是否發(fā)生了沖突；當(dāng)沖突發(fā)生時，兩個設(shè)備都會停止傳輸，延遲一個隨機時間后再重新使用總線 該方案一般用在網(wǎng)絡(luò)通信總線上，如：Ethernet總線等。BACK總線定時方式什么是總線的定時 通過總線裁決確定了哪個設(shè)備可以使用總線，那么一個取得了總線控制權(quán)的設(shè)備如何控制總線進行總線操作呢？也即如何來定義總線事務(wù)中的每一步何時開始、何時結(jié)束呢？這就是總線通信的定時問題。總線通信的定時方式Synchronous (同步)：用時鐘來同步定時Asynchronous(異步)：用握手信號定時Semi-Synchr

16、onous (半同步）：同步(時鐘)和異步(握手信號)結(jié)合Split transaction（拆分事務(wù)）：在從設(shè)備準(zhǔn)備數(shù)據(jù)時，釋放總線CPU-處理器總線都采用同步方式異步方式只有I/O總線才會使用I/O總線大多采用半同步方式拆分事務(wù)方式可以提高總線的有效帶寬SKIP同步總線 (Synchronous Bus)BReqBGCmd+AddrR/WAddressData1Data2Data簡單的同步協(xié)議如下圖：Advantage(優(yōu)點): 控制邏輯少而速度快Disadvantages(缺點): （1）所有設(shè)備在同一個時鐘速率下運行，故以最慢速設(shè)備為準(zhǔn) （2）由于時鐘偏移問題，同步總線不能很長實際上，

17、存儲器總線比這種協(xié)議的總線復(fù)雜得多存儲器（從設(shè)備）響應(yīng)需要一段時間，并不能在隨后的時鐘周期就準(zhǔn)備好數(shù)據(jù)CLK控制線上有一個時鐘信號進行定時，有確定的通信協(xié)議BACK一個總線事務(wù)：地址階段 + 數(shù)據(jù)階段 + + 數(shù)據(jù)階段非時鐘定時，沒有一個公共的時鐘標(biāo)準(zhǔn)。因此，能夠連接帶寬范圍很大的各種設(shè)備?？偩€能夠加長而不用擔(dān)心時鐘偏移（clock skew）問題采用握手協(xié)議（handshaking protocol）即：應(yīng)答方式。只有當(dāng)雙方都同意時，發(fā)送者或接收者才會進入到下一步，協(xié)議通過一對附加的“握手”信號線（Ready、Ack）來實現(xiàn)異步通信有非互鎖、半互鎖和全互鎖三種方式異步總線 (Asynchro

18、nous Bus) 優(yōu)點：靈活，可掛接各種具有不同工作速度的設(shè)備 缺點: 對噪聲較敏感（任何時候都可能接收到對方的應(yīng)答信號） 接口邏輯較復(fù)雜ReadyAck非互鎖方式ReadyAck半互鎖方式ReadyAck全互鎖方式BACKHandshaking Protocol(握手協(xié)議)Three control linesReadReq: 請求讀內(nèi)存單元(地址信息同時送到地址/數(shù)據(jù)線上)DataRdy: 表示已準(zhǔn)備好數(shù)據(jù)(數(shù)據(jù)同時送到地址/數(shù)據(jù)線上)Ack: ReadReq or DataRdy的回答信號上述為read過程, 但write操作基本類似ReadReqAddressDataDataAckD

19、ataRdy1223445667BACKReadReq和Ack之間的握手過程完成地址信息的傳輸DataRdy和Ack之間的握手過程完成數(shù)據(jù)信息的傳輸一共有多少次握手？一個總線事務(wù)：地址階段 + 數(shù)據(jù)階段 + + 數(shù)據(jù)階段7次是全互鎖方式！半同步總線通過“Wait”信號從設(shè)備告知主設(shè)備何時數(shù)據(jù)有效結(jié)合了同步和異步的優(yōu)點。既保持了“所有信號都由時鐘定時”的特點，又允許“不同速度設(shè)備共存于總線”BReqBGCmd+AddrR/WAddressData1Data2DataData1Wait為解決異步方式對噪聲敏感的問題，在異步總線中引入時鐘信號就緒和應(yīng)答等握手信號 (如：Wait信號、TRDY和IRD

20、Y信號等) 都在時鐘的上升沿有效信號的有效時間限制在時鐘到達的時刻，而不受其他時間的信號干擾CLKBACKSplit Bus Transaction(拆分總線事務(wù))從設(shè)備地址主設(shè)備編號將一個事務(wù)分成兩個子過程： 過程1：主控設(shè)備A獲得總線使用權(quán)后，將請求的事務(wù)類型、地址及其他信息（如A的標(biāo)識等）發(fā)到總線，從設(shè)備B記下這些信息。A發(fā)完信息后便立即釋放總線，其他設(shè)備便可使用總線 過程2：B收到A發(fā)來的信息后，按照A的要求準(zhǔn)備數(shù)據(jù)，準(zhǔn)備好后，B便請求使用總線，獲使用權(quán)后，B將A的編號及所需數(shù)據(jù)送到總線，A便可接收Split Bus Transaction(拆分總線事務(wù))請求- 回答方式（Reques

21、t-Reply ）CPU啟動一次讀或?qū)懯聞?wù)傳送信息：address, data, and command然后等待存儲器回答分離總線事務(wù)方式（Split Bus Transaction）CPU啟動一次讀/寫事務(wù)后，釋放總線傳送信息：address, data（Write）, and command存儲器啟動一次回答事務(wù)，請求使用總線傳送信息： data (read) or acknowledge (write) 優(yōu)點：系統(tǒng)總效率改善(例如，在存儲器存取數(shù)據(jù)時可以釋放總線，以被其他設(shè)備使用) 缺點： 單獨的事務(wù)響應(yīng)時間變長 增加復(fù)雜性BACK例1：同步和異步總線的最大帶寬比較 舉例：假定同步總線的

22、時鐘周期為50ns，每次總線傳輸花1個時鐘周期，異步總線每次握手需要40ns，兩種總線的數(shù)據(jù)都是32位寬 ，存儲器的取數(shù)時間為200ns。要求求出從該存儲器中讀出一個字時兩種總線的帶寬。 分析如下： 同步總線的步驟和時間為： （1）發(fā)送地址和讀命令到存儲器：50ns （2）存儲器讀數(shù)據(jù)：200ns （3）傳送數(shù)據(jù)到設(shè)備：50ns 所以總時間為300ns，故最大總線帶寬為4B/300ns，即：13.3MB/s。 異步總線的步驟和時間為： 第1步為：40ns； 第2、3、4步為：Max(3x40ns，200ns)=200ns； （第2、3、4步都和存儲器訪問時間重疊） 第5、6、7步為：3x40n

23、s=120ns。 總時間為360ns，故最大帶寬為4B/360ns=11.1MB/s 由此可知：同步總線僅比異步快大約20%。要獲得這樣的速度，異步總線上的設(shè)備和存儲器必須足夠快，以使每次在40ns內(nèi)能完成一個子過程如果存儲器讀為230ns，則結(jié)果為多少？總時間為350ns，4B/350ns=11.4MB/s例2：數(shù)據(jù)塊大小對帶寬的影響假定有一個系統(tǒng)具有下列特性：(1)系統(tǒng)支持416個32位字的塊訪問。(2)64位同步總線，時鐘頻率為200MHz，每個64位數(shù)據(jù)傳輸需一個時鐘周期，地址發(fā)送到存儲器需1個時鐘周期。(3)在每次總線操作(事務(wù))間有兩個空閑時鐘周期。(4)存儲器訪問時間對于開始的4

24、個字是200ns，隨后每4個字是20ns。 假定讀出數(shù)據(jù)在總線上傳送的同時，隨后4個字的存儲器讀操作也在重疊進行 一個總線事務(wù)由一個地址傳送后跟一個數(shù)據(jù)塊傳送組成 請求出分別用4-字塊和16-字塊方式讀取256個字時的持續(xù)帶寬和等待時間。并且求出兩種情況下每秒鐘內(nèi)的有效總線事務(wù)數(shù)。舉例-數(shù)據(jù)塊大小對帶寬的影響 分析 4-字塊傳送情況： 對于4-字塊傳送方式，一次總線事務(wù)由一個地址傳送后跟一個4-字塊的數(shù)據(jù)傳送組成。也即每個總線事務(wù)傳送一個4個字的數(shù)據(jù)塊。 每個數(shù)據(jù)塊所花時間為： (1) 發(fā)送一個地址到主存花1個時鐘周期 (2) 從主存讀4個字花：200ns/(5ns/Cycle)=40個時鐘周

25、期 (一個周期是109ns/200MHz=1000/200=5ns) (3) 4個字（128位）的傳輸需2個時鐘周期 (一個64位數(shù)據(jù)傳輸需1個時鐘周期) (4) 在這次傳送和下次之間有2個空閑時鐘周期 所以一次總線事務(wù)總共需45個周期，256個字需256/4=64個事務(wù)，所以整個傳送需45x64=2880個時鐘周期，因而總等待時間為：2880周期x 5ns/周期=14400ns。每秒鐘的總線事務(wù)數(shù)為：64 x (1s/14400ns) = 4.44M個?？偩€帶寬為：(256 x 4B)/14400ns =71.11MB/s。1 clock= 40 clock2 clock2 clockI/O

26、MemoryBlockaddressRead memory Data transfer Bus idleLatency = 2880 clock cyclesBandwidth = 71.11MB /sec舉例-數(shù)據(jù)塊大小對帶寬的影響 分析 16-字塊傳送情況： 對于16-字塊傳送，一次總線事務(wù)由一個地址傳送后跟一個16-字塊的數(shù)據(jù)傳送組成。也即每個總線事務(wù)傳送一個16個字的數(shù)據(jù)塊。 第一個4-字所花時間為： (1) 發(fā)送一個地址到主存花1個時鐘周期 (2) 從主存讀開始的4字花：200ns/(5ns/Cycle)=40個時鐘周期 (3) 4個字需2個時鐘周期，在傳輸期間存儲器開始讀取下一個4

27、字 (4) 在本次和下次之間有2個空閑時鐘，此期間下一個4字已讀完 所以，16字中其余三個4字只要重復(fù)上述最后兩步。因此對于16-字塊傳送，一次總線事務(wù)共需花費的周期數(shù)為：1+40+4 x (2 +2) = 57個周期，256個字需256 / 16=16個事務(wù)，因此整個傳送需57 x 16 = 912個時鐘周期。故總等待時間為：912周期x 5ns / 周期=4560ns。幾乎僅是前者的1/3。每秒鐘的總線事務(wù)個數(shù)為：16 x (1s / 4560ns) = 3.51M個?？偩€帶寬為：(256 x 4B)x (1s/4560ns) =224.56MB/s，比前者高3.6倍。 由此可見，大數(shù)據(jù)塊

28、傳輸?shù)膬?yōu)勢非常明顯。1 clock40 clock2 clock2 clockI/OMemoryLatency = 912 clock cyclesBandwidth = 224.56MB /sec增加同步總線帶寬的措施提高時鐘頻率Data bus width(增加數(shù)據(jù)線寬度)能同時傳送更多位Example: SPARCstation 20s memory bus 有 128 bitCost: more bus linesBlock transfers(允許大數(shù)據(jù)塊傳送)背對背總線周期，也稱為突發(fā)(Burst)傳輸方式 只要開始送一次地址，后面連續(xù)送數(shù)據(jù)Cost: (a)增加復(fù)雜性 (b)延長

29、響應(yīng)時間Split Bus Transaction(拆分總線事務(wù))一次總線事務(wù)時間延長，但整個系統(tǒng)帶寬增加Cost: (a) 增加復(fù)雜性 (b) 延長響應(yīng)時間不采用分時復(fù)用方式地址和數(shù)據(jù)可以同時送出Cost(代價): (a) more bus lines, (b) 增加復(fù)雜性關(guān)于I/O總線標(biāo)準(zhǔn)I/O總線是各類I/O控制器與CPU、內(nèi)存之間傳輸數(shù)據(jù)的一組公用信號線，這些信號線在物理上與主板擴展槽中插入的擴展卡（I/O控制器）直接連接。I/O總線是標(biāo)準(zhǔn)總線，I/O總線標(biāo)準(zhǔn)有：ISA / EISA總線：（已逐步被淘汰）Multibus總線：（已逐步被淘汰）PCI總線：目前PC機所用的主流標(biāo)準(zhǔn)PCI-

30、Express(高速PCI總線)：目前PC機所用的主流標(biāo)準(zhǔn)I/O總線的帶寬總線的數(shù)據(jù)傳輸速率(MB/s) = 數(shù)據(jù)線位數(shù)/8總線工作頻率（MHz）每個總線周期的傳輸次數(shù)PCI總線擴展槽（自學(xué)） PCI總線標(biāo)準(zhǔn) (1) 信號線 PCI有50根必須的信號線。按功能可分為以下幾組：系統(tǒng)信號：包括時鐘和復(fù)位線。 地址和數(shù)據(jù)信號：包含32根分時復(fù)用的地址/數(shù)據(jù)線、4根分時復(fù)用的總線命令/字節(jié)使能線以及對這36根信號線進行奇偶校驗的一根校驗信號線。 接口控制信號：對總線事務(wù)進行定時控制，用于在事務(wù)的發(fā)起者和響應(yīng)者之間進行協(xié)調(diào)。裁決信號：它不同于其他信號，不是所有設(shè)備共享同一根信號線，而是每個總線主控設(shè)備都

31、有一對仲裁線：總線請求和總線允許。PCI采用集中式裁決，所有設(shè)備的仲裁線都連接到一個總線裁決器中。錯誤報告信號：用于報告奇偶校驗錯以及其他錯誤。(2) PCI命令總線活動以發(fā)生在總線主控設(shè)備和從設(shè)備之間的總線事務(wù)形式進行?？偩€主控設(shè)備就是事務(wù)的發(fā)起者，從設(shè)備是事務(wù)的響應(yīng)者，即目標(biāo)。當(dāng)總線主控設(shè)備獲得總線使用權(quán)后，在事務(wù)的地址周期，通過分時復(fù)用的總線命令/字節(jié)使能信號線C/BE發(fā)出總線命令，也即事務(wù)類型。（自學(xué)） PCI總線標(biāo)準(zhǔn)PCI的總線命令（事務(wù)類型）有： 中斷響應(yīng)：用于對PCI總線上的中斷控制器提出的中斷請求進行響應(yīng)。地址線不起作用，在數(shù)據(jù)周期從中斷控制器讀取一個中斷向量，此時C/BE信號

32、線表示讀取的中斷向量的長度 特殊周期：用于總線主設(shè)備向一個或多個目標(biāo)廣播一條消息。 I/O讀和I/O寫：I/O讀/寫命令用于在發(fā)起者和一個I/O控制器之間進行數(shù)據(jù)傳送 存儲器讀、存儲器行讀、存儲器多行讀：用于總線主控設(shè)備從存儲器中讀取數(shù)據(jù)。PCI支持突發(fā)傳送，所以它將占用一個或多個數(shù)據(jù)周期。這些命令的解釋依賴于總線上的存儲控制器是否支持PCI的高速緩存協(xié)議。如果支持的話，那么，與存儲器之間的數(shù)據(jù)傳送以Cache行的方式進行 存儲器寫、存儲器寫并無效：這兩種存儲器寫命令用于總線主控設(shè)備向存儲器寫數(shù)據(jù)，它們將占用一個或多個數(shù)據(jù)周期。其中存儲器寫并無效命令用于回寫Cache行到存儲器，所以它必須保證至少有一個Cache行被寫回 配置讀、配置寫：用于一個總線主控設(shè)備對連接到PCI總線上的設(shè)備中的配置參數(shù)進行讀或更新。每個PCI設(shè)備都有一個寄存器組（最多可有256個寄存器），這個寄存器用于系統(tǒng)初始化時對本設(shè)備進行配置 雙地址周期：由一個事務(wù)發(fā)起者用來表明