時序邏輯電路試題

時序邏輯電路試題時序邏輯電路試題時序邏輯電路試題資料僅供參考文件編號：2022年4月時序邏輯電路試題版本號：A修改號：1頁次：1.0審核：批準:發(fā)布日期：第五章時序電路選擇題1．同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點是。A.工作速度高B.觸發(fā)器利用率高C.電路簡單D.不受時鐘CP控制。2．把一個五進制計數(shù)器與一個四進制計數(shù)器串聯(lián)可得到進制計數(shù)器。3．下列邏輯電路中為時序邏輯電路的是。A.變量譯碼器B.加法器C.數(shù)碼寄存器D.數(shù)據(jù)選擇器4.N個觸發(fā)器可以構(gòu)成最大計數(shù)長度（進制數(shù)）為的計數(shù)器。5.N個觸發(fā)器可以構(gòu)成能寄存位二進制數(shù)碼的寄存器。+16．五個D觸發(fā)器構(gòu)成環(huán)形計數(shù)器，其計數(shù)長度為。7．同步時序電路和異步時序電路比較，其差異在于后者。A.沒有觸發(fā)器B.沒有統(tǒng)一的時鐘脈沖控制C.沒有穩(wěn)定狀態(tài)D.輸出只與內(nèi)部狀態(tài)有關(guān)8．一位8421BCD碼計數(shù)器至少需要個觸發(fā)器。9.欲設計0，1，2，3，4，5，6，7這幾個數(shù)的計數(shù)器，如果設計合理，采用同步二進制計數(shù)器，最少應使用級觸發(fā)器。10．8位移位寄存器，串行輸入時經(jīng)個脈沖后，8位數(shù)碼全部移入寄存器中。11．用二進制異步計數(shù)器從0做加法，計到十進制數(shù)178，則最少需要個觸發(fā)器。12．某電視機水平-垂直掃描發(fā)生器需要一個分頻器將31500HZ的脈沖轉(zhuǎn)換為60HZ的脈沖，欲構(gòu)成此分頻器至少需要個觸發(fā)器。13．某移位寄存器的時鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移8位，完成該操作需要時間。μSμSμS14.若用JK觸發(fā)器來實現(xiàn)特性方程為，則JK端的方程為。=AB，K==AB，K==，K=AB=，K=AB15．要產(chǎn)生10個順序脈沖，若用四位雙向移位寄存器CT74LS194來實現(xiàn)，需要片。16．若要設計一個脈沖序列為10的序列脈沖發(fā)生器，應選用個觸發(fā)器。判斷題（正確打√，錯誤的打×）1．同步時序電路由組合電路和存儲器兩部分組成。（）2．組合電路不含有記憶功能的器件。（）3．時序電路不含有記憶功能的器件。（）4．同步時序電路具有統(tǒng)一的時鐘CP控制。（）5．異步時序電路的各級觸發(fā)器類型不同。（）6．環(huán)形計數(shù)器在每個時鐘脈沖CP作用時，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。（）7．環(huán)形計數(shù)器如果不作自啟動修改，則總有孤立狀態(tài)存在。（）8．計數(shù)器的模是指構(gòu)成計數(shù)器的觸發(fā)器的個數(shù)。（）9．計數(shù)器的模是指對輸入的計數(shù)脈沖的個數(shù)。（）10．D觸發(fā)器的特征方程Qn+1=D，而與Qn無關(guān)，所以，D觸發(fā)器不是時序電路。（）11．在同步時序電路的設計中，若最簡狀態(tài)表中的狀態(tài)數(shù)為2N，而又是用N級觸發(fā)器來實現(xiàn)其電路，則不需檢查電路的自啟動性。（）12．把一個5進制計數(shù)器與一個10進制計數(shù)器串聯(lián)可得到15進制計數(shù)器。（）13．同步二進制計數(shù)器的電路比異步二進制計數(shù)器復雜，所以實際應用中較少使用同步二進制計數(shù)器。（）14．利用反饋歸零法獲得N進制計數(shù)器時，若為異步置零方式，則狀態(tài)SN只是短暫的過渡狀態(tài)，不能穩(wěn)定而是立刻變?yōu)?狀態(tài)。（）填空題1．寄存器按照功能不同可分為兩類：寄存器和寄存器。2．數(shù)字電路按照是否有記憶功能通常可分為兩類：、。3．由四位移位寄存器構(gòu)成的順序脈沖發(fā)生器可產(chǎn)生個順序脈沖。4．時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為時序電路和時序電路。答案選擇題ADCDBABBBDDABABAC判斷題1.√