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文檔簡介

課程設(shè)計報告

EDA

......................................................................................................................................................................

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...............................................................................................................................................

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......................................................................................................................................

VHDL

....................................................................................................................................

.......................................................................................................................

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....................................................................................................................................................................

)、

CAE)和電子設(shè)計自動化(Electronic

eq

\o\ac(○,1)

eq

\o\ac(○,2)

eq

\o\ac(○,3)

中可用有關(guān)軟件進(jìn)行各種仿真;

eq

\o\ac(○,4)

系統(tǒng)可現(xiàn)場編程,在線升級;

eq

\o\ac(○,5)

芯片上,體積小、功耗低、可靠性高。因此,EDA

在結(jié)構(gòu)上主要分為三個部分,即可編程邏輯單元,可編程輸入/輸出單元和可編

在結(jié)構(gòu)上主要包括三個部分,即可編程邏輯宏單元,可編程輸入/

1.1

題目名稱1.2

題目內(nèi)容及要求

1.3

題目設(shè)計意義

2.1

交通燈硬件電路控制原理2.2

交通燈程序設(shè)計構(gòu)想2.3

程序設(shè)計論證

2.4

系統(tǒng)設(shè)計框圖系統(tǒng)晶振輸入生成系統(tǒng)工作的時鐘信號工作模式選擇

紅、黃、綠燈顯示統(tǒng)運行

倒計時顯示

VHDL

3.1

系統(tǒng)輸入輸出端口設(shè)計

CLK

RST

KEY_D

LED_BIT

ENTITY

IS

:

:

:

:

:

:

:

:

_ :

:

_ :

:

_ :

);

3.2

系統(tǒng)整體設(shè)計

eq

\o\ac(○,1)

.當(dāng)主干道綠燈通行時,顯示倒計時(30S)并支道紅燈亮;eq

\o\ac(○,2)

.當(dāng)計時時間到后主干道黃燈亮(5S)eq

\o\ac(○,3)

.主干道紅燈亮,支道綠燈亮(30S)eq

\o\ac(○,4)

.支道黃燈等待,主干道仍然保持紅燈亮(5S)eq

\o\ac(○,5)

eq

\o\ac(○,1)主干道綠燈亮支道紅燈亮(30S)

主干道黃燈燈亮支道紅燈亮(5S)按鍵輸入主干道紅燈亮支道黃燈亮(5S)

主干道紅燈亮支道綠燈亮(30S)

IF

<=

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ELSE

<=

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IF;IF

=

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ELSIF(NOT

=

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ELSIF(NOT

=

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CASE

IS

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ELSE

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IF;ELSE

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<=

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IF;

=>

<=

<=

<=

<=

CASE;

IF;

3.3

紅、黃、綠燈控制設(shè)計

LEDCASE

IS

=>

=>

=>

=>

=>

CASE;

3.4

數(shù)碼管顯示模塊設(shè)計

and

<=

+

CASE

IS

=>

=>

=>

=>

CASE;end

if;

CASE

IS

=>

=>

=>

=>

=>

CASE;

CASE

=>

=>

=>

=>

=>

=>

=>

=>

=>

=>

=>

CASE;

4.1

Quartus時序仿真

4.2

系統(tǒng)功能描述

EDA

EDA

VHDL

VHDL

VHDL

VHDL

VHDL

EDA

EDA

:

,

.

VHDL

,

.:

,.VHDL

:

,,.

.

:

EDA

IEEE;--

IEEE.STD_LOGIC_1164.ALL;

IEEE.STD_LOGIC_ARITH.ALL;

IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

IS

:

:

:

:

:

:

:

:

_ :

:

_ :

:

_ :

);

ARCHITECTURE

ISSIGNAL

:

SIGNAL

:

SIGNAL

:

SIGNAL

:

SIGNAL

:

SIGNAL

:

SIGNAL

:

SIGNAL

:

SIGNAL

:

SIGNAL

:

:

:

:

:

BEGINBEGINIF

=

<=

ELSIF(clk'EVENT

=

<=

+

IF;

---*******************---BEGINIF

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ELSE

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IF;IF

=

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<=

ELSIF(NOT

=

<=

ELSIF(NOT

=

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=

CASE

IS

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<=

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<=

<=

<=

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