中北大學專用集成電路課件第1章

第一章概論1.1集成電路的發(fā)展歷程1.2專用集成電路設(shè)計要求1.3集成電路的分類1.4集成電路設(shè)計方法1.1集成電路的發(fā)展歷程1.1.1半導(dǎo)體集成電路的出現(xiàn)與發(fā)展半導(dǎo)體集成電路的出現(xiàn)和發(fā)展經(jīng)歷了以下過程：

·1947～1948年公布。

·1950年，成功研制出結(jié)型晶體管。

·1952年，英國皇家雷達研究所第一次提出“集成電路”的設(shè)想。

·1958年，美國德克薩斯儀器公司制造出世界上第一塊集成電路——雙極型晶體管集成電路，1959年正式公布。

·1960年，成功制造了第一塊MOS集成電路。1.1.2集成電路發(fā)展的特點1.特點集成電路的發(fā)展特點主要表現(xiàn)在：·特征尺寸越來越?。弧ば酒叽缭絹碓酱?；·單片上的晶體管數(shù)越來越多；·時鐘速度越來越快；·電源電壓越來越低；·布線層數(shù)越來越多；·輸入/輸出(I/O)引腳越來越多。圖1-1給出各個階段集成電路產(chǎn)品的照片。圖1-1各階段集成電路產(chǎn)品的照片

2.摩爾定律

1960年，美國Intel公司G.Moore預(yù)言集成電路的發(fā)展遵循指數(shù)規(guī)律，人們稱之為“摩爾定律”，其主要內(nèi)容如下：

(1)集成電路最小特征尺寸以每三年減小70%的速度下降，集成度每一年翻一番。

(2)價格每兩年下降一半。

(3)這種規(guī)律在30年內(nèi)是正確的(從1965年開始)。歷史的發(fā)展證實了摩爾定律的正確性。表1-1給出集成電路特征參數(shù)的進展情況。表1-1集成電路特征參數(shù)的進展情況

1982年出現(xiàn)的80286芯片中，共有13.4萬只晶體管，線寬為1.5μm。而到1995年，PentiumPro(TM)芯片就含有550萬只晶體管，線寬為亞微米級0.6μm。目前商業(yè)化的芯片的線寬為0.18～0.35μm。圖1-2(a)和(b)分別給出80286和PentiumPro(TM)的芯片顯微照片。圖1-2CPU80286及PentiumPro(TM)芯片的顯微照片

(a)80286;(b)PentiumPro(TM)目前，集成電路將朝著兩個方面發(fā)展：

·一是在發(fā)展微細加工技術(shù)的基礎(chǔ)上，開發(fā)超高速度、超高集成度的集成電路芯片。

·二是利用先進的工藝技術(shù)、設(shè)計技術(shù)、封裝技術(shù)和測試技術(shù)發(fā)展各種專用集成電路(ASIC)，特別是開發(fā)更為復(fù)雜的片上系統(tǒng)(SOC)，不斷縮短產(chǎn)品上市時限，產(chǎn)品更新?lián)Q代的時間越來越短。1.2專用集成電路設(shè)計要求對專用集成電路設(shè)計的重要要求有：·設(shè)計周期短；·設(shè)計正確率高；·硅片面積小、特征尺寸小；·低功耗、低電壓；·速度快；·可測性好；·價格低。

1.2.1關(guān)于“速度”用芯片的最大延遲表示芯片的工作速度，如(1-1)式所示，延遲時間Tpd

為(1-1)式中：T

pdo——晶體管本征延遲時間；

UL——最大邏輯擺幅，即最大電源電壓；

Cg——扇出柵電容(負載電容)；

Cw——內(nèi)連線電容；

Ip——晶體管峰值電流。

1.2.2關(guān)于“功耗”

1.有比電路與無比電路芯片的功耗與電壓、電流大小有關(guān)，與器件類型、電路型式也關(guān)系密切。就MOS集成電路而言，有NMOS電路、PMOS電路和CMOS電路之分。舉一個簡單的例子，如圖1-3所示，圖(a)為NMOS反相器，圖(b)為CMOS反相器。對NMOS反相器而言，若輸入為“1”，驅(qū)動管V1導(dǎo)通，負載管V2也導(dǎo)通，輸出電平是兩個管子分壓的結(jié)果，其分壓比取決于驅(qū)動管和負載管的寬長比。這種電路稱之為“有比電路”。有比電路有靜態(tài)電流流過。圖1-3有比電路與無比電路(a)有比電路；(b)無比電路

CMOS反相器是一個NMOS和PMOS互補的電路，當輸入為“1”時，NMOS管導(dǎo)通，PMOS管截止，輸出電壓為“0”。而當輸入為“0”時，NMOS管截止，PMOS管導(dǎo)通，輸出電壓為“1”，即等于UDD。這種截止管等效電阻趨于無窮大，導(dǎo)通管等效電阻趨于零，一管導(dǎo)通必有另一管截止，輸出電平不分壓(UOH=UDD)的電路稱為“無比電路”。有比電路和無比電路的功耗有很大的不同。顯然，無比電路的功耗比有比電路小。

2.功耗

1)靜態(tài)功耗靜態(tài)功耗指電路停留在一種狀態(tài)時的功耗。有比電路的靜態(tài)功耗為

PdQ=ＩP×UDD(1-2)

無比電路的靜態(tài)功耗為

PdQ=0(1-3)

2)動態(tài)功耗動態(tài)功耗指電路在兩種狀態(tài)(“0”和“1”)轉(zhuǎn)換時對電路電容充放電所消耗的功率。無比電路的動態(tài)功耗為Pd=f(Cg+Cw+Co)U2L(1-4)式中：Co——晶體管的自電容(輸出電容)；

f——信號頻率；

UL——電壓擺幅(UL=UDD)。

3.速度功耗積引入“速度功耗積”來表示速度與功耗的關(guān)系，用信號周期表示速度，則速度功耗積為(1-5)當電源電壓一定，電路電容一定時，若要速度高，則功耗必然大。反之，功耗小則速度必然低，二者的乘積為常數(shù)。這一點很好理解，如果要使速度快，電容充放電時間短，則必然要加大給電容充放電的電流，故必然導(dǎo)致功耗變大。1.2.3關(guān)于“價格”

集成芯片的成本計算公式為

設(shè)計成本總產(chǎn)量+大圓片加工成本成品率×大圓片芯片數(shù)式中：CD——設(shè)計成本及制版費；N——總產(chǎn)量；ＣP——每個大圓片(Wafer)的制造費用；y——成品率；n——

每個大圓片上的芯片數(shù)(Chip/Wafer)。大圓片的芯片如圖1-4所示。圖1-4大圓片上的芯片由(1-6)式可知，要降低成本，必須采取以下措施：

·批量要大，總產(chǎn)量大，則第一項設(shè)計成本和制版費就可忽略，成本降低；

·提高成品率；

·提高每個大圓片上的芯片數(shù)，要盡量縮小芯片尺寸(面積)。成本與芯片面積幾乎是2～3次方的比例關(guān)系，因此減小尺寸是集成電路設(shè)計者和工藝技術(shù)人員追求的重要目標。為了縮小芯片面積，則要采取以下措施：

·優(yōu)化邏輯設(shè)計；

·優(yōu)化電路設(shè)計；

·優(yōu)化器件設(shè)計，工藝上要不斷追求精細加工，發(fā)展亞微米工藝和深亞微米工藝；

·優(yōu)化版圖設(shè)計，盡量充分利用版芯面積，合理布局/布線，減小連接長度，減小大圓片的無用區(qū)。1.3集成電路的分類

1.3.1按功能分類按功能不同，可將集成電路分為以下幾類：

·數(shù)字集成電路；

·模擬集成電路；

·數(shù)、?；旌霞呻娐?。隨著芯片規(guī)模越來越大，電路越來越復(fù)雜，片上系統(tǒng)(SOC)時代即將到來，數(shù)、?；旌霞呻娐返膽?yīng)用與發(fā)展備受關(guān)注。

1.3.2按結(jié)構(gòu)形式和材料分類按結(jié)構(gòu)形式和材料不同，可將集成電路分為：

·半導(dǎo)體集成電路，主要指單片集成電路，這是當今的主流；

·膜集成電路(二次集成)。膜集成電路又分薄膜集成電路(厚度<1μm)和厚膜集成電路(厚度>1μm)。

1.3.3按有源器件及工藝類型分類按有源器件及工藝類型的不同，可將集成電路分為：

·雙極集成電路。這種集成電路由雙極型晶體管組成，如中、小規(guī)模數(shù)字集成電路TTL、ECL和許多模擬集成電路都是雙極型集成電路；

·MOS集成電路，有NMOS集成電路、PMOS集成電路和CMOS集成電路三種，其中CMOS集成電路由于集成度高，功耗小，隨著工藝技術(shù)的進步，CMOS運行速度也很高，噪聲也較小，因而已經(jīng)成為當前數(shù)字和模擬(特別是數(shù)字)集成電路的主流技術(shù)；

·雙極與MOS混合集成電路——BiMOS集成電路，這種集成電路中同時含有雙極型晶體管和MOS場效應(yīng)管，這是為了提高某種性能或滿足某種需要，利用雙極型器件和MOS器件各自的特點而采取的一種工藝技術(shù)。

1.3.4按集成電路的規(guī)模分類按集成電路的規(guī)模不同，集成電路可分為：

·小規(guī)模集成電路(SSI)；

·中規(guī)模集成電路(MSI)；

·大規(guī)模集成電路(LSI)；

·超大規(guī)模集成電路(VLSI);

通常，根據(jù)芯片中含有的元件數(shù)來劃分集成電路的規(guī)模，表1-2提供了一種參考標準。表1-2劃分集成電路規(guī)模的(參考)標準

·甚大規(guī)模集成電路(ULSI)，芯片元件數(shù)在1000萬～10億個之間的集成電路屬于甚大規(guī)模集成電路，如16位RAM芯片；

·極大規(guī)模集成電路(SuperLargeScaleIntegration),記為SLSI,指的是芯片元件數(shù)超過10億的集成電路。1.3.5按生產(chǎn)目的和實現(xiàn)方法分類按生產(chǎn)目的不同，可將集成電路分為：·通用集成電路(如CPU、存儲器等)；·專用集成電路(ASIC)；·可編程器件。按實現(xiàn)方法不同，可將集成電路分為：·全定制集成電路；·半定制集成電路。

1.全定制集成電路(FullCustomDesignApproach)

所謂全定制集成電路，是指按照用戶要求，從晶體管級開始設(shè)計，力求做到芯片面積小，功耗低，速度快(延遲最小)，各方面都周密安排，達到性能價格比最優(yōu)的實現(xiàn)方法。

2.半定制集成電路(Semi-CustomDesignApproach)

半定制集成電路包括門陣列、門海、標準單元等。對半定制集成電路，設(shè)計者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計，一般是在成熟的通用母片基礎(chǔ)上追加某些互連線或某些專用電路的互連線掩膜，因此設(shè)計周期短。

1)門陣列——有通道門陣列將很多規(guī)則排列的晶體管用內(nèi)連線連接起來，構(gòu)成各種邏輯門陣列，陣列間有規(guī)則布線通道，負責門與門之間的連接，便形成了門陣列母片，如圖1-5所示。這個母片就是提供給設(shè)計者的基礎(chǔ)。圖1-5門陣列母片

2)門?！獰o通道門陣列有通道門陣列每一布線通道的布線容量是一定的，如果連線太多，則很可能布線布不通。門海也是母片結(jié)構(gòu)形式的，但母片中沒有布線通道，全部由基本單元組成，以橫行或豎排為單位。門海若需要在單元上走金屬連線時，則對應(yīng)的半導(dǎo)體單元自動作廢。若采用多層布線，則門海會有相當大的布線自由度。門海如圖1-6所示。圖1-6門海母片結(jié)構(gòu)中的規(guī)則布線“母片機制”是半定制門陣列與門海的基本概念和核心技術(shù)。其優(yōu)點是設(shè)計周期短，少量應(yīng)用時成本較全定制要低；缺點是有效利用率低，一般只能用到70%。

3)標準單元法——多元胞法(Polycell)

標準單元法是指將電路設(shè)計中可能經(jīng)常遇到的基本邏輯單元的版圖按照最佳設(shè)計原則，遵照一定外形尺寸要求，設(shè)計好并存入單元庫中，需要時調(diào)用、拼接、布線。各基本單元的版圖設(shè)計遵循“等高不等寬”的原則，即高度必須相等，而寬度可以不相等。各基本單元版圖應(yīng)是無冗余設(shè)計。標準單元法的版圖設(shè)計如圖1-7所示。圖1-7標準單元法的版圖布置——等高不等寬

4)積木塊法圖1-8給出積木塊法版圖結(jié)構(gòu)的兩個例子。積木塊法是指以已成熟的產(chǎn)品為單元，將整個芯片劃分為若干模塊，規(guī)定好各模塊之間的接口，分別設(shè)計各模塊，然后將它們“拼接”起來。圖1-8積木塊法版圖結(jié)構(gòu)實例

3.可編程邏輯器件(如FPGA、CPLD等)

這種集成電路使設(shè)計者不用到半導(dǎo)體加工廠，只需坐在實驗室或家中計算機前就可以完成集成電路的設(shè)計，十分方便，而且可多次修改自己的設(shè)計，且不需更換器件和硬件。這種集成電路特別適用于產(chǎn)量少的產(chǎn)品，尤其是研究樣機或在試驗階段。在大規(guī)模生產(chǎn)的產(chǎn)品中，由于可編程邏輯器件的成本相對于全定制要高很多，因此，在技術(shù)已經(jīng)成熟，生產(chǎn)已經(jīng)定型，批量又非常大的情況下，最好還是研究生產(chǎn)全定制集成電路。圖1-9給出了產(chǎn)量、成本與設(shè)計方法的關(guān)系曲線。圖1-9不同產(chǎn)量時，成本與設(shè)計方法的關(guān)系曲線1.4集成電路設(shè)計方法集成電路產(chǎn)品的完成由兩方面配合而成，一方面是設(shè)計一方，另一方面是制造一方。設(shè)計者和制造者共同努力，促使集成電路不斷進步。一般集成電路的設(shè)計和制造按照圖1-10所示的流程進行。圖1-10ASIC設(shè)計流程

1.4.1設(shè)計方法學的重大變革

1.原始的手工設(shè)計階段早期的集成電路設(shè)計為手工設(shè)計。設(shè)計者根據(jù)總體指標要求進行邏輯設(shè)計和電路設(shè)計；然后依據(jù)圖紙，做硬件實物模擬驗證；再在畫圖版的方格紙上進行版圖設(shè)計；描繪好版圖后再去制版、流片、測試，最后得到成品。其設(shè)計工具就是紙和筆。

2.IC-CAD集成電路計算機輔助設(shè)計階段隨著IC-CAD技術(shù)的發(fā)展，邏輯設(shè)計、功能和時序仿真、部分版圖設(shè)計和編輯、反向提取和規(guī)則檢查已由計算機軟件輔助完成，其典型工具有Spice、MOTIS、SEDAN等。

3.EDA電子設(shè)計自動化階段

此時以科學計算為主的計算機進入新的設(shè)計分析階段，20世紀80年代后期，EDA技術(shù)在單元庫支持的基礎(chǔ)上，開始了能提供設(shè)計、描述、綜合、優(yōu)化以及驗證的新時代，設(shè)計方法有了突飛猛進的發(fā)展。在系統(tǒng)設(shè)計—行為級綜合—功能模擬—邏輯綜合—時序模擬—版圖綜合—后仿真等，各個生產(chǎn)環(huán)節(jié)，都有許多優(yōu)秀的EDA工具支撐。

1.4.2ASIC設(shè)計步驟

一般的ASIC設(shè)計步驟分為邏輯設(shè)計和物理設(shè)計。

1.邏輯設(shè)計

(1)系統(tǒng)劃分：將一個大系統(tǒng)劃分成幾個功能塊。

(2)設(shè)計輸入：包括VHDL/Verilog語言描述和以電原理圖形式輸入，這一步完成將電子系統(tǒng)輸入到ASIC設(shè)計系統(tǒng)的任務(wù)。圖1-11基本的計算機輔助邏輯綜合流程圖

(3)邏輯仿真及綜合：對VHDL輸入方式或電路圖進行功能和時序仿真。所謂邏輯綜合，就是把一個高層設(shè)計的描述利用某種標準單元庫，按照一定的約束條件轉(zhuǎn)換成優(yōu)化的門級網(wǎng)表的過程。圖1-11給出基本的計算機輔助邏輯綜合流程圖。

(4)布局前的模擬：以檢查系統(tǒng)功能和時序的正確性。

2.物理設(shè)計

(1)平面規(guī)劃：在芯片上規(guī)劃各功能塊位置。(2)布局：確定功能塊中每個單元的位置。(3)布線：在功能塊之間和單元塊之間進行布線。(4)參數(shù)提?。捍_定各個連接處的電阻和電容參數(shù)。

(5)布局后模擬(后仿真)：加入布局/布線所增加的各種寄生電學參數(shù)之后，再次檢查電子系統(tǒng)能否正常工作，包括ERC(電學規(guī)則檢查)和DRC(設(shè)計規(guī)則檢查)，最終形成版圖數(shù)據(jù)文件，如CIF文件、GDSⅡ文件或PG文件，交生產(chǎn)廠家流片。PG文件用圖形發(fā)生器制造掩膜，而電子束曝光不需要PG帶，有CIF、GDSⅡ即可。

1.4.3EDA設(shè)計工具的選擇

EDA設(shè)計工具選擇的金字塔方案如圖1-12所示，該圖給出隨著工藝變化和規(guī)模增長，EDA工具及其載體計算機選擇方案的發(fā)展情況。目前，世界四大EDA供應(yīng)商為：

·Cadence;·Synopsys;·MentorGraphics;·Avant。以上EDA工具以工作站為主。微機版ED