簡易頻率特性測試儀

本文格式為Word版，下載可任意編輯——簡易頻率特性測試儀7.2.3掃頻測量原理及軟件設(shè)計367.3本章小結(jié)378頻率特性測試儀的測試

8.1測試原理與方法388.1.1硬件平臺的準(zhǔn)備388.1.2測試方法和過程介紹398.2測試結(jié)果分析398.3本章小結(jié)409結(jié)論與展望

9.1總結(jié)419.1.1所完成的任務(wù)與設(shè)計創(chuàng)新419.1.2設(shè)計存在的問題與不足419.2展望41致謝43范圍也需要盡可能的寬。再者，為了提高系統(tǒng)的穩(wěn)定性，電路的走線設(shè)計也必需合理，信號完整性要求高。最終，也是最重要的一點，必需要能夠以一種友好的方式將測量結(jié)果輸出，并能便利的進(jìn)行人機(jī)交互，這樣，系統(tǒng)的易用性才有保障，也才能夠很好的發(fā)揮其測量功能。

2.2系統(tǒng)實現(xiàn)的幾種具體方法和電路分析12根據(jù)出現(xiàn)年代的不同，頻率特性儀經(jīng)歷了模擬系統(tǒng)到模數(shù)混合系統(tǒng)的發(fā)展，早期的頻率特性測試儀主要以純模擬系統(tǒng)為主，隨著數(shù)字技術(shù)的發(fā)展，時至今日，頻率特性測試儀的核心部分已經(jīng)被性能穩(wěn)定的數(shù)字系統(tǒng)所代替。2.2.1掃描信號源的實現(xiàn)方法分析早期的頻率特性測試儀多采用LC振蕩電路協(xié)同AGC電路來獲得掃描信號。例如國產(chǎn)掃頻儀BT3C，其掃頻信號發(fā)生電路如圖（2.1）所示。其采用了高頻晶體管諧振放大電路，通過改變基極參考電壓來改變掃描信號頻率。此電路輸出信號穩(wěn)定性受到電阻電容電感等參數(shù)的影響，會因使用環(huán)境的不同而產(chǎn)生不同程度的誤差。因此不適合進(jìn)行較高精度的測量。VCCL1R133KC11000pD12CB11R34K7R4510R24K7Q13DG818VCCVCC3D22CB11L2GND高頻輸出，至AGCR533K掃描電壓圖2.1BT3C掃頻儀掃頻信號發(fā)生電路隨后，出現(xiàn)了生成正弦信號的模擬集成電路，如MAX038[6]、ICL8038[7]。兩者都能產(chǎn)生頻率可調(diào)的正弦信號，不同的是，ICL8038所能產(chǎn)生的信號頻率為300KHz，而MAX038最高能產(chǎn)生40MHz的正弦信號。但是作為模擬電路，兩者要實現(xiàn)確切頻率的信號輸出，只能采用閉環(huán)調(diào)理的方法，通過對輸出信號的頻率進(jìn)行采集，再改變信號頻率控制電壓來一步步調(diào)理得到所需頻率的信號。隨著數(shù)字電路技術(shù)的不斷發(fā)展，出現(xiàn)了直接數(shù)字頻率合成（DDS）技術(shù)[8][9]，直接數(shù)字頻率合成技術(shù)以數(shù)字化方式實現(xiàn)了信號的生成。DDS具有低成本、高1235分辯率和響應(yīng)速度快等優(yōu)點。DDS從相位概念觸發(fā)直接合成所需波形，其一般結(jié)構(gòu)包括相位累加器、ROM查找表、D/A轉(zhuǎn)換器和低通濾波器。圖（2.2）為著名的DDS芯片AD9850內(nèi)部結(jié)構(gòu)圖[10]。DDS技術(shù)產(chǎn)生的信號相位噪聲小、頻率精度高，但受限于數(shù)字電路的工作速度，所能產(chǎn)生信號的最高頻率一般都在幾百MHz。

圖2.2AD9850基本框圖

2.2.2幅度檢測電路實現(xiàn)方法的分析

對于交流信號幅度檢測，最常用的方法是峰值檢波電路，圖（2.3）為TI公司運算放大器芯片OPA128數(shù)據(jù)手冊中提供的一種峰值檢波電路參考設(shè)計[11]。受電容充放電速度以及二極管工作速度的影響，采用該電路結(jié)構(gòu)最高可測量信號頻率不超過500KHz[11]，這也是此類峰值檢波電路可測量的極限頻率。因此，二極管式峰值檢波電路可測量信號頻率不高，而且，由于電容多少都有漏電的存在，因此，該電路測量精度也較低。

R110kC110pD21N914R21MV315VF2T12N4117A422-V4154-6D11N9143++6VF13VG1+7++U1OPA606EU2OPA128V115C21nV2157

圖2.3基于OPA128的峰值檢波電路

除了采用二極管+電容的模擬方式來進(jìn)行峰值檢波，還可充分運用單片機(jī)通過模擬—數(shù)字轉(zhuǎn)換來對信號的峰值進(jìn)行提取，其核心思想就是以較高的采樣速率

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對待測信號進(jìn)行模數(shù)轉(zhuǎn)換。根據(jù)奈奎斯特定理[12]，在進(jìn)行模擬/數(shù)字信號的轉(zhuǎn)換過程中，當(dāng)采樣頻率fs.max大于信號中最高頻率fmax的2倍時(fs.max>2fmax)，采樣之后的數(shù)字信號完整地保存了原始信號中的信息，一般實際應(yīng)用中保證采樣頻率為信號最高頻率的5～10倍；因此，只需要以待測信號最高頻率的5至10倍采樣率去對信號進(jìn)行模數(shù)轉(zhuǎn)換，即可得到原始信號中的完整信息，再對采樣到的一個或多個周期的信號值進(jìn)行排序處理，篩選出最大值和最小值，即可得出待測信號的峰值。采用這種方法可測的信號的頻率受處理器處理速度以及模數(shù)轉(zhuǎn)換速度的限制。采用FPGA或DSP做控制器再加上高速的ADC能較大的提升可測信號的帶寬。如FPGA以40M的速度控制采樣率為40M的高速ADC進(jìn)行采樣，可測量低于8MHz的信號的峰值。

上述方法雖然可以提升峰值檢波電路的帶寬，但是ADC的占用率還是比較高，一個ADC最高只能測得其采樣速率1/5的信號峰值。

另一種可實現(xiàn)較高速度峰值檢波的方法是采用FPGA+高速DAC+高速比較器，該方式甚至不需要ADC即可得到被測信號的峰值，其原理如圖（4）所示：FPGA通過不斷調(diào)整DAC輸出信號的大小，當(dāng)DAC輸出信號幅值小于待測信號幅值時，高速比較器輸出端會有和待測信號同頻的方波輸出，方波脈沖寬度與DAC輸出信號的幅值以及待測信號的峰值大小相關(guān)，例如，若DAC輸出信號高于待測信號時比較器輸出高電平，DAC輸出信號小于待測信號時比較器輸出低電平，DAC輸出信號幅值比待測信號的峰值越小，比較器輸出方波占空比越小，當(dāng)DAC輸出信號幅值大于待測信號峰值時，則比較器輸出信號保持為高電平。因此，只需要通過不斷的調(diào)理DAC輸出信號幅度，并用FPGA采集比較器輸出信號，找到DAC信號輸出幅度與待測信號峰值最近的一點，即為待測信號峰值。此種方式在信號峰值穩(wěn)定時能夠達(dá)到很高的速度。例如FPGA以40M的速度控制一個轉(zhuǎn)化速率為40M的DAC進(jìn)行峰值檢波，最高可測得40M的模擬信號的峰值。此種方式檢測精度主要與DAC的位數(shù)相關(guān)，DAC位數(shù)越高，測量精度越高。由于采用了比較器，系統(tǒng)簡單受到突發(fā)噪聲的干擾而得到錯誤的信息，但可以通過屢屢測量來消除誤差。

FPGADAC高速比較器待測系統(tǒng)

圖2.4FPGA+高速DAC+高速比較器峰值檢波原理

2.2.3相位檢測電路實現(xiàn)方法的分析

相位檢測的方法[13][14]主要有過零法、相關(guān)分析法以及快速相位檢測法。

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過零法實現(xiàn)的一般結(jié)構(gòu)如圖（2.5）所示。系統(tǒng)需要一路和被測信號同頻的信號作為參考信號，在檢測過程中，將參考信號和待測信號分別送入過零比較器，對于每一路信號，當(dāng)輸入信號過零點時，過零比較器輸出發(fā)生變化。通過單片機(jī)或者DSP或FPGA來對過零比較器的輸出信號進(jìn)行捕獲或采樣，再測算出兩個信號上升沿或下降沿之間時間的差值，即為兩信號相位之差。采樣這種方式測量相位，精度主要與單片機(jī)或DSP、FPGA等控制器的運行速度有關(guān)，控制器運行速度越快，則測量精度越高。但是由于采用了過零比較電路，而過零檢測電路的抗干擾能力不高，因此簡單受到干擾而產(chǎn)生錯誤的輸出，從而得到錯誤的結(jié)果。

過零比較器過零比較器圖2.5過零法相位檢測原理

單片機(jī)、DSP或FPGA

相干檢測法主要利用了同頻信號之間的相位相關(guān)性，由于噪聲信號往往與有用信號之間的相關(guān)性很小，因此這種方法能很好的濾除噪聲的干擾。

快速相位檢測法該檢測方法的基本原理是利用正弦波的正半周和負(fù)半周的對稱性,可以把正弦信號之間的相位差可以在1/4信號周期內(nèi)被檢測出來。

關(guān)于相干檢測法和快速相位檢測法的具體分析和實現(xiàn)，請參看的ADC就可以實現(xiàn)數(shù)據(jù)的采集。由于電路運用了信號的相關(guān)性，因此大大減少噪聲信號對系統(tǒng)的干擾，系統(tǒng)的穩(wěn)定性很高，適合在惡劣的環(huán)境下工作。

2.3本章小結(jié)

本章首先分析了頻率特性測試儀的工作特點和控制特點，通過介紹幾種常見的設(shè)計方案，分析了各種方案的優(yōu)缺點，并結(jié)合本設(shè)計最終的定位，如測量范圍、精度要求、便攜性等，最終確定了以零中頻解調(diào)原理為核心的設(shè)計方案。

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3零中頻解調(diào)電路的設(shè)計與實現(xiàn)

在基于零中頻解調(diào)原理的頻率特性測試儀的設(shè)計中，零中頻解調(diào)電路作為信號幅度和相位提取的關(guān)鍵部分，其精度和抗干擾能力直接決定了整個系統(tǒng)的精度和穩(wěn)定性。因此，本章通過對零中頻解調(diào)電路的幾種不同的實現(xiàn)方法，從精度、速度、穩(wěn)定性和成本等方面進(jìn)行了詳細(xì)的分析對比，并最終根據(jù)系統(tǒng)的性能要求，確定了零中頻解調(diào)電路的具體實現(xiàn)方案。

3.1零中頻解調(diào)電路設(shè)計方案論證

由2.2.4可知，模擬方式實現(xiàn)零中頻解調(diào)電路需要兩個高速乘法器，兩路低通濾波器，兩路放大器以及兩個模數(shù)轉(zhuǎn)換器。當(dāng)然，零中頻解調(diào)電路也可采用數(shù)字方式來實現(xiàn)，采用數(shù)字方式實現(xiàn)所需要的器件為3個高速ADC（假使參考信號也由FPGA產(chǎn)生，理想狀況下可省略兩路對參考信號進(jìn)行采樣的ADC），一片能夠進(jìn)行快速乘法運算的控制器如高性能DSP或FPGA，而且要求控制器能進(jìn)行一定的數(shù)字濾波運算。下面以最大帶寬50MHz為標(biāo)準(zhǔn)，分別從成本、性能兩個方面來對這兩種實現(xiàn)方式進(jìn)行分析論證，并最終得出本設(shè)計采用的具體方案。

3.1.1模擬方式與數(shù)字方式性能比較

由于模擬信號是連續(xù)的，因此采用模擬方式實現(xiàn)最高頻率50MHz的零中頻解調(diào)，只要后級ADC采樣位寬足夠，可以保證很高的精度。但是模擬電路簡單受噪聲的干擾，因此模擬實現(xiàn)方式對電路設(shè)計的要求較高，電路設(shè)計的好壞將直接影響測量結(jié)果的確鑿性。采用模擬方式實現(xiàn)，由于信號都是直接以模擬量的形式進(jìn)行變換，沒有數(shù)字電路中采樣率的限制，因此實現(xiàn)50MHz的帶寬相對比較輕松。

而對于數(shù)字實現(xiàn)方式，系統(tǒng)的精度主要取決于前端高速ADC的位寬，但同時也取決于數(shù)據(jù)在進(jìn)行數(shù)字運算時候的精度，整數(shù)運算方式精度最低，定點型運算精度稍高，精度最高的是浮點運算，因此為了提高系統(tǒng)的測量精度，需要采用高精度的數(shù)據(jù)類型進(jìn)行運算。但是，由于采用了數(shù)字方式，因此電路的整體抗干擾能力較強(qiáng)，噪聲來源主要為ADC采樣時的量化噪聲。3.1.2模擬方式與數(shù)字方式成本比較

上面探討了模擬和數(shù)字兩種實現(xiàn)方式的性能，單就性能方面來說，兩種實現(xiàn)方式都能做到較高的精度以及較快的速度，而且數(shù)字實現(xiàn)方式對噪聲的抗干擾能力要更強(qiáng)一些。接下來將對實現(xiàn)上述性能模擬方式和數(shù)字方式各需要的電路及其成本進(jìn)行比較。

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要實現(xiàn)50MHz帶寬的零中頻解調(diào)，數(shù)字方式最低需要1路采樣速率不低于250M的ADC，以及兩路不低于250M轉(zhuǎn)換速率的DAC，或者3路采樣速率不低于250M的ADC。由于ADC采樣速率不低于250M，因此控制器的工作頻率以及IO速率都不能低于250M。而且，要能夠?qū)崿F(xiàn)高精度且快速的乘法運算，對控制器的性能要求極高，一般的DSP已經(jīng)很難做到，只有高端的FPGA芯片可以實現(xiàn)。因此，若采用數(shù)字方式實現(xiàn)，系統(tǒng)的成本將十分的昂貴。

若以模擬方式實現(xiàn)50MHz帶寬的零中頻解調(diào)，則電路成本則相對于數(shù)字實現(xiàn)方式要低好多。采用模擬方式，需要兩個四象限高速模擬乘法器，兩路低通濾波器以及兩通道的低速ADC轉(zhuǎn)換器，整個電路實現(xiàn)成本很低。若采用數(shù)字方式，成本將達(dá)數(shù)千元。

而本設(shè)計的目標(biāo)就是要設(shè)計一個低成本便攜式頻率特性測試儀，因此，數(shù)字實現(xiàn)方式由于其昂貴的成本并不適合本設(shè)計。故本設(shè)計采用模擬實現(xiàn)方式來完成零中頻解調(diào)電路的設(shè)計。

3.2零中頻解調(diào)電路設(shè)計方案及實現(xiàn)

零中頻解調(diào)電路作為本系統(tǒng)核心電路之一，其性能直接決定了整機(jī)的性能和精度，本節(jié)通過對零中頻解調(diào)電路的具體實現(xiàn)方案進(jìn)行分析和探討，設(shè)計了一套穩(wěn)定可靠的零中頻解調(diào)電路。

3.2.1實現(xiàn)零中頻解調(diào)電路的元器件選擇

由于本頻率特性測試儀設(shè)計帶寬為40MHz，因此，零中頻解調(diào)電路所需乘法器的帶寬需要不低于40MHz。常用的模擬乘法器有MLT04、MPY634、AD534、AD539、AD834[21][22]、AD835[23]等等。其中MLT04的-3dB帶寬為8.9MHz，MPY634的帶寬為10MHz，AD534帶寬為1MHz，均不滿足設(shè)計所需帶寬，因此不選用。AD539帶寬可達(dá)60MHz，雖滿足系統(tǒng)要求，但帶充裕量不足，在接近滿帶寬時信號會出現(xiàn)衰減。AD834擁有800MHz的高帶寬，單從帶寬上來說以綽綽有余。但由于AD834輸出采用開路集電極的差分電流對形式。因此，若要采用以接地電壓為基準(zhǔn)的單端信號輸出時，需要另加信號變換電路，而本設(shè)計中為了和后級電路信號進(jìn)行鏈接，又必需采用以地為基準(zhǔn)的單端模式，因此，若采用AD834，則必需另加差分轉(zhuǎn)單端電路，使系統(tǒng)設(shè)計更加繁雜。AD835是一款帶寬為250MHz的電壓輸出型模擬乘法器，相對于AD834，使用AD835時外部電路簡單，AD835輸入阻抗極高，因此適用于輸入信號阻抗較大的場合。AD835的電壓輸出型結(jié)構(gòu)使得其只需要極少的外部元件便能被設(shè)計成各種應(yīng)用電路，包括高速乘法、除法、平方運算，以及寬帶調(diào)制和解調(diào)、相位檢測和測量、正弦波頻率加倍、視頻增益控制和鍵控、電壓控制放大器和濾波器。經(jīng)過多方面分析綜合，本設(shè)計采用AD835來做為零中頻解調(diào)電路的核心元器件。

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1234A3.2.2AD835介紹以及特性分析圖（3.1）為AD835內(nèi)部結(jié)構(gòu)圖[22]，ABX1X2X=X1-X2AD835XYXY+ZWoutputBY1CY=Y1-Y2CY2ZinputDTitleSizeA4Date:File:2023/5/22SheetofE:\\畢業(yè)設(shè)計業(yè)務(wù)\\梅雪松\\寫論文用原理圖DrawnBy:\\AD835內(nèi)部結(jié)構(gòu)圖.SchDoc4DNumberRevision圖3.1AD835內(nèi)部結(jié)構(gòu)圖123其基本輸入輸出關(guān)系為W?X?Y?Z，AD835具有兩路差分電壓輸出、一路單端輸入、一路電壓型輸出。其中X與Y路為乘法輸入端，采用差分輸入結(jié)構(gòu)。通過采用差分輸入結(jié)構(gòu)，可有效的降低系統(tǒng)噪聲對信號的干擾。Z路為加法輸入端，通過在Z端輸入一個信號，可在X與Y路信號的乘積結(jié)果上加上一個對應(yīng)的信號，這在不同系統(tǒng)之間進(jìn)行信號的無損傳遞往往十分有用。若X、Y的乘積結(jié)果為交流信號，通過在Z端加上一個適合的正向電壓信號，便可將X、Y的乘積結(jié)果抬升對應(yīng)的電平，從而使最終W的輸出結(jié)果為不低于地電平的信號，此信號便可直接與單路電源供電的系統(tǒng)對接，而不會損失任何信息。例如，若X、Y的乘積結(jié)果幅值范圍為-1V~+1V，若在Z端加上一個固定的1V的直流電壓，則可使最終的輸出信號幅值范圍為0V~2V，此信號便可直接送入采樣電壓范圍為0~3.3V的ADC采樣電路進(jìn)行采樣。對于AD835，使用單端輸入的方式很簡單，只需將對應(yīng)的負(fù)輸入端接地即可。3.2.3AD835為核心的零中頻解調(diào)電路設(shè)計

圖（3.2）為采用AD835芯片設(shè)計的零中頻解調(diào)電路中I路電路原理圖，Q路電路結(jié)構(gòu)與I路一致。設(shè)計中采用了單端輸入的模式（輸入模式主要是由輸入信號的類型決定的），因此X2與Y2輸入端被接至地電平。根據(jù)ADI公司提供的芯片參考手冊，AD835可工作在正負(fù)5伏的雙電源下。因此系統(tǒng)設(shè)計工作電壓為?5V，考慮到此電路最高工作在40MHz的頻率下，為了濾除供電電源的噪聲，采用了高質(zhì)量的電源濾波電路。其中L15和L16為高頻磁珠，C66和C71為10uF的鉭電容，以濾除電源中的低頻雜波，為AD835提供穩(wěn)定的能量，C67和C72為0.01uf的瓷片電容，用以濾除100MHz[24]以下的高頻噪聲信號。P5為輸入型BNC接頭，其輸入信號為待測系統(tǒng)的輸出信號Signal_X，R36為50歐姆

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的輸入電阻，根據(jù)被測系統(tǒng)的實際輸出狀況，可選擇接入或不接入。若被測系統(tǒng)輸出為電流信號，則需要接入該電阻，若為電壓信號，則不需要將其接入電路。I路中AD835的X1輸入為參考信號1，Q路中AD835的X1輸入為參考信號2。I路和Q路的Y1輸入端均為待測系統(tǒng)的輸出信號Signal_X。為了充分利用AD835的較低的電源軌，設(shè)計中將Z輸入端接地，即未給X、Y乘積結(jié)果加上直流偏置，

12以保證輸出信號的幅值只與兩路乘法輸入信號有關(guān)。3P5Signal_XAR36SMB49.9RAGNDCos_out1AGNDC670.01uFSignal_I+5V_ANAC64L15CiZhuC6610uFAGNDAGNDR30DNPU8A2R3310KR3410K3C6911.25nFAGNDAGNDL16CiZhuL18CiZhuGND-5V_ANAAGNDAGNDC7310uFC7022.50nFL17CiZhuC740.01uF-5V_ANAAGNDR31Res2023uFC65CiZhu0.01uFL14+5V_ANA8NE55321I8765U9AD835X1X2VPWY1Y2VNZSignal_XBAGND0.01uFC72C7110uFAGNDR35100R12344R32DNPSignal_I圖3.2AD835零中頻解調(diào)電路乘法器的輸出被送至以NE5532為核心的2階低通濾波器。二階低通濾波器一般有Sallen-Key結(jié)構(gòu)和多路反饋結(jié)構(gòu)（MFB），Sallen-Key結(jié)構(gòu)單位增益穩(wěn)定，C品質(zhì)因素不高，適合一般應(yīng)用；多路反饋結(jié)構(gòu)可實現(xiàn)較高的品質(zhì)因素和較高的增益，適用于對品質(zhì)因素或增益要求較高的場合。由于該設(shè)計中對濾波器的品質(zhì)因數(shù)要求不高，因此采用Sallen-Key結(jié)構(gòu)。為了保證低通濾波電路電源的純凈，采用了與AD835一致的電源濾波方式。R33、R34、C69、C70為確定該濾波器截止頻率的元件，通過選取不同的值可獲得不同的截止頻率。R31和R30為確定該D濾波器增益的元件。系統(tǒng)放大倍數(shù)A=1+R31/R30，通過對該一般結(jié)構(gòu)的頻率特TitleSizeA4Date:File:3性進(jìn)行仿真，發(fā)現(xiàn)該結(jié)構(gòu)對在截止頻率點上的信號會有一個十分大的增益，例如，將R31和R30均設(shè)置為10K，則該濾波器頻率特性如圖（3.3）所示。為了對此12Nu2023E:\\畢尖峰信號進(jìn)行處理，必需參與適當(dāng)?shù)腞C吸收網(wǎng)絡(luò)。當(dāng)參與RC吸收網(wǎng)絡(luò)后，會改變系統(tǒng)的輸入輸出阻抗，為了保證各部分電路阻抗的一致性，將R31取值為0（短路），R30取值為無窮大（開路），該結(jié)構(gòu)便成了一個單位增益的低通濾波器。

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RSTGNDDDS_D7DDS_D6DDS_D5DDS_D4DDS_D3DDS_D2DDS_D1DDS_D0C10.1UGNDGNDGNDAVDD1.3KU2AVDDGNDR4C3AVDDGNDAVDD0.1U0.01UR2DVDD807978777675747372717069686766656463626112345678910DDS_REFCLKGNDGNDDVDDDVDDDGNDDGNDDGNDDGNDDVDDDVDDDGNDMASTERRESETS/PSELECTREFCLKREFCLKBAGNDAGNDAVDDDIFFCLKENANCAGNDPLLFILLTERWR/SCLKRD/CSBDVDDDVDDDVDDDGNDDGNDDGNDFSK/BPSK/HOLDSHAPEDKEYINGAVDDAVDDAGNDAGNDNCVOUTAVDDAVDDAGNDAGND2122232425262728293031323334353637383940WRRDFDATAOSK

DVDDU1DVDD321DVDDC2AVDD133RDDS_REFCLKDVDDP1DVDDR12CY1CLKOUTGND3GNDVCCCRY24DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDGD7D6D5D4D3D2D1D0GNDDVDDGND74LS245GNDDVDDU3DVDDGND20231716151413121119R350R3.9KGNDDDS_ADDR5DDS_ADDR4DDS_ADDR3DDS_ADDR2DDS_ADDR1DDS_ADDR0DVDDGNDADDR5ADDR4ADDR3ADDR2ADDR1ADDR0D7D6D5D4D3D2D1D0AVDDR550R12345678910DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDG74LS245GNDDVDDU4DVDDGND20231716151413121119GNDAVDDR650RGNDI_out1GNDI_out1#I_out2#圖4.1掃頻信號發(fā)生電路單端輸出，因此將64引腳接地，以選擇單端時鐘模式。

過一個33歐姆的端接電阻連接到AD9854的時鐘輸入端，由于AD9854可支持時，則使能差分時鐘輸入，當(dāng)64腳為低時，則使用單端時鐘。本設(shè)計中晶振為

接低電平，可以選擇使用并行或串行通信方式。本設(shè)計中為了實現(xiàn)對AD9854的

單端或差分時鐘輸入，通過引腳64可設(shè)定芯片采用何種時鐘輸入，當(dāng)64腳為高高速控制，將其第70腳拉高，即選擇并行編程模式。引腳71為芯片的總線初始

圖中P1為串/并行通訊方式選擇接口，通過將芯片第70引腳接高電平或者

CY1為25MHz有源晶振，為AD9854提供工作時鐘，該晶振時鐘輸出腳通化引腳，通過給該引腳一個芯片的引腳1至引腳8為并口通信的8位數(shù)據(jù)總線，

ADDR5ADDR4ADDR3ADDR2ADDR1ADDR0UDCLK1234567891011121314151617181920D7D6D5D4D3D2D1D0DVDDDVDDDGNDDGNDNCA5A4A3A2A1/SDOA0/SDIOUDCLKAVDDAGNDNCNCDACRsetDACBPAVDDAGNDIOUT1IOUTBAVDDIOUTBIOUT1AGNDAGNDAGNDAVDDVINNVINPAGND6059585756555453525150494847464544434241AD9854DVDDGNDAVDDGNDDVDDC50.1UGNDR750RDDS_RSTDDS_UDCLKDDS_WRDDS_RDDDS_FDATADDS_OSKDVDDC40.1URSTUDCLKWRRDFDATAOSKAVDDGND+3.3V12345678910DIRVDDA1B1A2B2A3B3A4B4A5B5A6B6A7B7A8B8DGNDG74LS245GNDP2GNDAVDD+3.3VDVDDC610uFC1410uFC23GND10uFC160.1uFC170.1uFC180.1uFC19C20C21C220.01uF0.01uF0.01uF0.01uF-5V_ANAGNDTitleSizeA4Date:File:NumberGNDDVDDGNDC1510uFC70.1uFC80.1uFC90.1uFC10C11C12C130.01uF0.01uF0.01uF0.01uF+5V_ANAGND20231716151413121119AVDDGNDGNDDDS_RSTDDS_D6DDS_D4DDS_D2DDS_D0DDS_ADDR4DDS_ADDR2DDS_ADDR0DDS_WRDDS_FDATA135791113151719Header10X22468101214161820DDS_D7DDS_D5DDS_D3DDS_D1DDS_ADDR5DDS_ADDR3DDS_ADDR1DDS_UDCLKDDS_RDDDS_OSK20

GNDI_out2J3J4J5J6J7Revision2023/5/23SheetofE:\\畢業(yè)設(shè)計業(yè)務(wù)\\梅雪松\\寫論文用原理Dra圖w\\n掃B頻y:信號發(fā)生器引腳14至引腳19為并口通信的6位地址總線，引腳20為雙向I/O更新時鐘。方向的選擇在控制寄放器中設(shè)置。假使作為輸入端，時鐘上升沿將I/O端口緩沖器的內(nèi)容傳送到可編程寄放器。假使作為輸出端(默認(rèn)),輸出一八個系統(tǒng)時鐘周期的單脈沖(由低到高)表示內(nèi)部頻率更新已經(jīng)發(fā)生。本設(shè)計中該引腳通過軟件設(shè)置為輸入模式，即由外部控制系統(tǒng)產(chǎn)生更新信號。21為讀寫控制線，主要實現(xiàn)對芯片的讀寫控制。

引腳61為基準(zhǔn)時鐘倍乘鎖相環(huán)路濾波器外部零位補(bǔ)償網(wǎng)絡(luò)提供連接。根據(jù)ADI公司提供的參考設(shè)計方案，該零位補(bǔ)償網(wǎng)絡(luò)由一個1.3k?電阻和一個0.01μF電容組成。

引腳56為DAC輸出電流設(shè)定引腳，通過外接不同阻值的電阻，可設(shè)置不同的DAC輸出電流，輸出電流范圍為4mA至20mA，其阻值與電流對應(yīng)關(guān)系為：R=39.9/Iout。本設(shè)計中采用的設(shè)置電阻為3.9K，即設(shè)定輸出電流Iout約為10mA。

AD9854兩路輸出DAC為差分型電流輸出，因此必需在輸出引腳接入一個適合的電阻以將電流信號轉(zhuǎn)換為電壓信號，通過56腳對DAC輸出電流的設(shè)置，本設(shè)計DAC最大差分輸出電流為10mA，因此，在DAC的I、Q輸出端分別掛接一個阻值為49.9歐姆的電阻，從而使得最終輸出電壓峰值約為500mV。該信號由于幅值較小，且含有直流分量，因此后端必需采用運算放大電路對該信號進(jìn)行一定的平移和放大，使得最終送入被測系統(tǒng)的信號為峰峰值不小于1V的純交流信號。

將含有直流分量的信號轉(zhuǎn)換為純交流信號尋常有三種方式：最簡單的方案是直接在信號鏈中串入一個電容，從而隔斷直流信號，只允許交流信號通過；采用運算放大電路，通過給輸入信號一定的偏置電壓，從而剛好抵消信號本身帶有的直流分量，也可去除直流分量，只留下交流分量；使用兩路互補(bǔ)的信號進(jìn)行差分放大，只需要保證兩路信號完全互補(bǔ)，也可得到純交流分量。從最終效果上來說，采用串接電容的方式得到的信號會由于電容的存在，信號通過電容之后，相比通過電容之前，會有一定的相位延遲。其次種方式對偏置電壓的精度要求較高，若不能保證偏置電壓與信號所含直流分量互補(bǔ)，則難以實現(xiàn)純交流輸出，且不適用與直流分量不穩(wěn)定的場合。方案三只要保證兩路信號互補(bǔ)，即可實現(xiàn)純交流輸出。結(jié)合AD9854結(jié)構(gòu)，其I和Q輸出都有一個互補(bǔ)輸出端，因此，利用這兩個互補(bǔ)輸出端，與I、Q信號進(jìn)行差分放大，即可實現(xiàn)輸出純交流信號。此種方式充分利用了AD9854的結(jié)構(gòu)特點，具有較高的精度，因此本方案采用第三種方式來得到不含直流分量的掃頻信號。

AD9854為模數(shù)混合芯片，因此，為了保證芯片良好的工作，設(shè)計中采用了大量0.1uF和0.01uF的去耦電容，并在電路的電源入口處參與低頻濾波性能優(yōu)良的鉭電容，以進(jìn)一步優(yōu)化系統(tǒng)電源性能。在PCB設(shè)計中，參考ADI公司給出

21

的官方評估板電路布局，在芯片底部采用大面積鋪銅連接[29]，以使芯片能夠良好接地。

4.2.2AD9854輸出信號濾波網(wǎng)絡(luò)及放大電路設(shè)計

AD9854輸出信號為離散的電流（電壓）信號，該離散信號含有較多的高頻諧波，因此，設(shè)計中需要添加模擬低通濾波電路，以濾除信號中的高分分量，得到純凈的正弦信號。

模擬低通濾波器尋常分為有源低通濾波器和無源低通濾波器。有源低通濾波器即以有源放大器件，如運算放大器為核心器件，協(xié)同電容電阻等無源器件構(gòu)成增益可控、Q值較高的濾波網(wǎng)絡(luò)。無源低通濾波器主要采用電容和電阻或者電感組成無源低通濾波網(wǎng)絡(luò)，主要適用于高頻信號的濾波，本設(shè)計采用的低通濾波器為7階巴特沃斯無源低通濾波器，AD9854輸出信號I路濾波以及放大電路如圖（4.2）所示。對于I路信號的一對互補(bǔ)輸出信號分別進(jìn)行了低通濾波，兩路濾波

1網(wǎng)絡(luò)元件參數(shù)以及電路板布局完全一致。圖（4.3）為該濾波網(wǎng)絡(luò)的傳輸曲線，234567由圖可知，該濾波網(wǎng)絡(luò)在1MHz到50MHz內(nèi)都有很穩(wěn)定的增益，因此可保證最終輸出信號在設(shè)計測量范圍幅度的穩(wěn)定。AI_out1R43100L2Inductor390nC30Cap18pL3Inductor470nC31Cap56pGNDL4Inductor390nC32Cap56pC33Cap18pC27Cap0.1uFR87GNDGND+5V_ANAC280.1uFR1086100R11R14100100500321U5THS3001R1249R9R130Sin_out1R15R44100L5Inductor390nC39Cap18pBL6Inductor470nC40Cap56pGNDL7Inductor390nC41Cap56pC42Cap18pC38Cap0.1uF100500C340.1uF-5V_ANAI_out1#GNDGND4R165圖4.2AD9854I路輸出濾波及放大電路I_out2R45100L8Inductor390nC50Cap18pL9Inductor470nC51Cap56pGNDL10Inductor390nC52Cap56pC53Cap18pC46Cap0.1PGNDGND+5V_ANAC470.1uFR187R21100R22R24R251001001005003R20862149R9C5440U6THS3001Cos_out1+5V_ANAC49GND0.1uF7R23R26550086CI_out2#R46100L11Inductor390nC60Cap18pL12Inductor470nC61Cap56pGNDL13Inductor390nC62Cap56pC63Cap18pC58GNDCap0.1P0.1uFGND-5V_ANAR280321C590.1uFGND-5V_ANA4U7THS3001R2949R95D圖4.37階巴特沃斯低通濾波器傳輸特性曲線Title12322456SizeA3Date:File:Number2023/5/20E:\\畢業(yè)設(shè)計業(yè)務(wù)\\..\\OPA7

U5為電流反饋型高速運放THS3001，THS3001是一款具有420MHz高帶寬的電流反饋型運放，該運放在增益為6時可達(dá)100MHz的通帶平坦度。圖（4.4）為THS3001增益與頻率關(guān)系曲線。圖（4.2）中放大電路，增益的表達(dá)式為Av=R16/R14=500/100=5。通過仿真可知，整個濾波與放大電路系統(tǒng)的增益為3.3（輸入信號幅值取互補(bǔ)輸入信號中單路信號的交流幅值），輸出為不含有直流分量的純凈弦信號，且在整個1MHz至40MHz范圍內(nèi)有十分穩(wěn)定的增益。

圖4.4THS3001增益與頻率關(guān)系曲線

4.3本章小結(jié)

本章首先介紹了掃頻信號發(fā)生器的電路原理，然后給出了本設(shè)計采用的設(shè)計電路，并詳細(xì)介紹了電路設(shè)計原理和設(shè)計技巧。最終，根據(jù)掃頻信號源輸出信號幅度和諧波方面的不足，對輸出信號進(jìn)行了濾波和放大，最終保證輸出信號能夠很好的滿足系統(tǒng)對掃頻信號的要求。

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5控制系統(tǒng)的設(shè)計與實現(xiàn)

為了實現(xiàn)系統(tǒng)的高速高效控制，并提供優(yōu)異的系統(tǒng)可升級特性，本設(shè)計控制系統(tǒng)采用了FPGA技術(shù)與SOPC技術(shù)結(jié)合的方式，通過硬件規(guī)律與程序軟件相結(jié)合的方式來實現(xiàn)系統(tǒng)的控制功能。本章首先對幾種可選的系統(tǒng)控制方案進(jìn)行了介紹，并分析了各種方案的優(yōu)勢與不足，在此基礎(chǔ)上，確定了本設(shè)計采用的控制系統(tǒng)架構(gòu)，然后對控制系統(tǒng)的各個模塊進(jìn)行了介紹。

5.1控制系統(tǒng)可選方案分析

本設(shè)計中控制系統(tǒng)主要進(jìn)行AD9854掃頻信號源模塊的控制，I、Q信號的采樣，數(shù)據(jù)的運算以及人際交互的實現(xiàn)。因此，要求控制器有較快的運算速度以及較強(qiáng)的控制能力。

實現(xiàn)以上功能主要有三種可選方案，分別為高性能單片機(jī)如Cortex-M3、數(shù)字信號處理器（DSP）、可編程規(guī)律器件（FPGA）。現(xiàn)分別介紹這三種控制方式各自的特性，并將本設(shè)計采用的方案與這三種方案進(jìn)行對比，說明本控制系統(tǒng)的優(yōu)勢。

5.1.1高性能單片機(jī)控制方案介紹

Cortex-M3是ARM公司推出的主要面向控制領(lǐng)域的高性能32位微處理器內(nèi)核。其成本低廉，具有較強(qiáng)的運算能力。目前好多國際大公司都推出了基于M3內(nèi)核的處理器，如ST公司的STM32F10X系列，TI公司的LM3S10X系列等。這些系列的單片機(jī)都集成了大量的片上外設(shè)，如ADC、定時器、SPI接口、IIS接口等。通過這些外設(shè)，可以很便利的實現(xiàn)所有功能的單芯片實現(xiàn)。同時該內(nèi)核帶有一個32位硬件乘法器，只需要一個指令周期的時間便可完成一次32位乘法運算，因此具有一定的數(shù)學(xué)運算能力。5.1.2DSP控制方案介紹

DSP作為一種高性能處理器，擁有十分強(qiáng)大的數(shù)據(jù)運算能力，目前使用較多的主要有TI公司面向控制領(lǐng)域的C2000系列，面向音頻處理的C5000系列和C6000系列，以及面向視頻處理的達(dá)芬奇系列。其中C2000系列主要面向控制領(lǐng)域，片上集成了較多的外設(shè)，如ADC、PWM、SPI、IIC等等，使用C2000系列，可以以最低的成本，最小的系統(tǒng)開銷實現(xiàn)較為繁雜的控制功能。目前使用最多的C2000系列DSP為TMS320F2812，該芯片工作頻率最可高達(dá)150M，支持單周期MAC指令，協(xié)同TI提供的大量基于匯編編寫的DSP應(yīng)用庫，可實現(xiàn)定點運算，F(xiàn)FT變換、數(shù)字濾波器等一系列的數(shù)字信號處理功能。同時，該芯片自帶2路12位ADC，可便利的完成模數(shù)轉(zhuǎn)換等。

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5.1.3FPGA和SOPC控制方案介紹

FPGA技術(shù)作為一種新興技術(shù)，近幾年發(fā)展很快。作為一種通用規(guī)律器件，開發(fā)者可以使用硬件描述語言Verilog或VHDL來實現(xiàn)電路的設(shè)計。使用FPGA最大的優(yōu)勢是可以進(jìn)行并行處理，在FPGA內(nèi)部，眾多功能模塊可以同時執(zhí)行而不相互干擾。同時，規(guī)模較大的FPGA還可嵌入軟核處理器，如8051、NIOSII等等，通過軟核與硬件規(guī)律的協(xié)同，可以彌補(bǔ)FPGA在控制方面的不足。

本設(shè)計的控制系統(tǒng)正是采用FPGA硬件規(guī)律與軟核處理器協(xié)同使用的方式，實現(xiàn)了對整機(jī)的高速高效的控制。該系統(tǒng)不僅能實現(xiàn)對系統(tǒng)各模塊的高效控制，還能驅(qū)動TFT彩屏顯示出友好的人機(jī)界面，為使用者提供便利，同時，也是最為重要的一點，基于FPGA的控制結(jié)構(gòu)決定了該系統(tǒng)擁有十分好可升級性，這是采用單片機(jī)和DSP方式所無法企及的。

5.2控制系統(tǒng)功能介紹

本設(shè)計采用FPGA硬件規(guī)律與嵌入式軟核處理器軟件控制相結(jié)合的方式來對整個系統(tǒng)進(jìn)行高效的控制[30][31]，圖（5.1）為控制系統(tǒng)設(shè)計框圖。

FPGA(EP2C20F256C8)NIOSII處理器及可配置外設(shè)系統(tǒng)定時器IPPIOIP紅外解碼模塊紅外接收電路PIOIPNIOSII處理器PIOIPSPIIP320*240彩色液晶顯示屏TLV2544模數(shù)轉(zhuǎn)換器64MbitSDRAM基于AD9854的DDS掃頻信號源DDS接口IP硬件乘法、除法IP圖5.1控制系統(tǒng)原理框圖

SDRAM控制器

5.2.1系統(tǒng)人機(jī)交互設(shè)計

作為一個科學(xué)測量儀器，要實現(xiàn)高效的測量，友好的人際交互界面必不可少。早期的頻率特性測試儀多采用陰極射線管作為顯示器件，此種方式能顯示數(shù)據(jù)信息有限。且需要輔以手動調(diào)理，操作性差。本設(shè)計為了實現(xiàn)友好的人機(jī)界面顯示，采用16位色TFT液晶屏作為顯示器件，可同時顯示被測系統(tǒng)的幅頻特性曲線和相頻特性曲線，并可直接顯示出系統(tǒng)的中心頻率或-3dB帶寬處的頻率。

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目前的TFT液晶主要有2種驅(qū)動方式：并/串口驅(qū)動模式和同步刷新模式。并/串口方式主要用于對圖像顯示動態(tài)性能要求不高的環(huán)境，如靜態(tài)文字顯示、圖片顯示。同步刷新模式主要用于顯示動態(tài)內(nèi)容，該模式最常見應(yīng)用為電腦的VGA顯示器。該模式需要一路場同步信號、一路行同步信號和3路色調(diào)信號。在VGA顯示器應(yīng)用中，3路色調(diào)信號為模擬量，在TFT屏中，則為6位或8位的數(shù)字量。本設(shè)計中，由于頻率特性曲線的測試花費的時間較長，因此對顯示數(shù)據(jù)更新速率要求不高，故本設(shè)計采用16位I80并口總線驅(qū)動方式來驅(qū)動液晶屏，顯示屏選用可同時支持并/串口驅(qū)動模式和同步刷新模式的ILI9325控制器方案。使系統(tǒng)具備一定的動態(tài)圖像顯示能力，便利后期系統(tǒng)升級。在控制系統(tǒng)內(nèi)部，采用通用輸入輸出外設(shè)（PIO）模擬16位I80總線，在不影響對液晶屏讀寫速度的前提下簡化了控制系統(tǒng)的設(shè)計。

在使用過程中，使用者還需要根據(jù)實際狀況來輸入不同的參數(shù)，以控制系統(tǒng)依照指定的測量要求來進(jìn)行測量，因此人機(jī)交互中另一個十分重要的模塊則為信息輸入模塊。本系統(tǒng)采用紅外遙控實現(xiàn)對系統(tǒng)的人為控制。相比于紅外遙控，采用矩陣按鍵會占用系統(tǒng)較多的IO口資源，而電阻式觸摸屏作為一種玻璃制品，在受到力的作用下簡單破碎，因此不適合戶外使用。而紅外遙控作為一種非接觸式控制方式，擁有電路簡單，控制穩(wěn)定，且不易損壞的優(yōu)點，因此十分在惡劣的環(huán)境下使用。在本系統(tǒng)中，通過在FPGA內(nèi)部設(shè)計專用紅外遙控解碼電路，并采用PIO口與NIOSII處理器進(jìn)行對接，用最小的軟件資源占用實現(xiàn)了高效的信息輸入。

5.2.2模數(shù)轉(zhuǎn)換電路設(shè)計

為了對I、Q信號進(jìn)行采樣，系統(tǒng)使用了一片基于SPI接口的12位高速模數(shù)轉(zhuǎn)換器TLV2544。通過在CPU中參與Altera公司提供的SPI總線IP核，實現(xiàn)了對TLV2544高效精準(zhǔn)控制。

由第2.2.4節(jié)對零中頻解調(diào)電路原理的分析可知，零中頻解調(diào)電路最終輸出信號為直流信號，因此可使用采樣速率較低的ADC來進(jìn)行采樣。ADC采樣速率的要求只與掃頻測量中頻率變化時間有關(guān)。為了保證在掃頻過程中能對每一個頻點進(jìn)行確鑿的測量，ADC采樣一次所花費時間必需小于掃頻過程中頻率變化的時間間隔。本設(shè)計測量范圍為1MHz至40MHz，掃頻步進(jìn)最小為100KHz，則完成一次掃頻至少需要進(jìn)行390次模數(shù)轉(zhuǎn)換。若設(shè)定完成一次掃頻花費最短時間為1秒，則需要ADC的轉(zhuǎn)換速率不低于390/s即可。為了充分保證采樣到數(shù)據(jù)的確鑿性，必需對采集的數(shù)據(jù)進(jìn)行一定的濾波。因此，必需使實際ADC采樣速率高于最低要求。本設(shè)計中使用的模數(shù)轉(zhuǎn)換器TLV2544擁有3.6us的轉(zhuǎn)換速度，其最高轉(zhuǎn)換速率為200KSPS，輸入信號帶寬高達(dá)500KHz，擁有4路輸入通道，因此采用一片該芯片即可完成對所有信號的采集。

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5.3控制系統(tǒng)結(jié)構(gòu)設(shè)計

在本設(shè)計中，采用FPGA硬件規(guī)律與嵌入式軟核處理器軟件控制相結(jié)合的方式來實現(xiàn)對系統(tǒng)所有功能電路的控制。其中，F(xiàn)PGA硬件規(guī)律主要實現(xiàn)紅外遙控的解碼工作，NIOSII處理器則實現(xiàn)了TFT彩屏驅(qū)動、模數(shù)轉(zhuǎn)換器控制、掃頻信號源控制、相位和幅度的算法實現(xiàn)功能。5.3.1紅外解碼電路設(shè)計

在本設(shè)計中，紅外解碼電路主要實現(xiàn)紅外遙控發(fā)送數(shù)據(jù)的解碼工作[32]，該模塊符號模型如圖（5.2）所示，其中，clk為模塊工作時鐘，默認(rèn)為50MHz，rst_n為模塊復(fù)位信號，與全局信號相連，IR為紅外編碼信號，與紅外接收端信號腳相連，key_db[7..0]為8位鍵值總線，當(dāng)一次解碼完成，此次解碼所得到的指令便會鎖存到此總線上。Key_int引腳為中斷引腳，當(dāng)一次解碼完成后，該引腳上會有一個從高到低的跳變信號，該信號則可作為NIOSII處理器的中斷信號。當(dāng)NIOSII處理器接收到此中斷后，便可讀取key_db[7..0]上的鍵值。通過此種中斷的方式，可以將此模塊與NIOSII處理器連接起來，且只占用處理器十分少的資源，就可實現(xiàn)對紅外遙控的高速反應(yīng)。clk_test作為測試時鐘，頻率與系統(tǒng)對外部紅外信號電平的采樣頻率一致，該時鐘主要用于系統(tǒng)調(diào)試。

圖5.2紅外解碼模塊符號模型

在紅外遙控系統(tǒng)中，遙控發(fā)射部分采用基于NEC公司制定的紅外遙控協(xié)議的紅外遙控器，接收端采用1838一體式高靈敏接收頭。在altera公司的EP2C20F256C8芯片上對該設(shè)計模塊進(jìn)行驗證，并采用QuartusII軟件中自帶的嵌入式規(guī)律分析儀SignaltapIILogicAnalyzer對模塊的輸入待解碼信號和輸出信號進(jìn)行了抓取分析，驗證了該模塊設(shè)計的正確性，圖（5.3）為SignaltapIILogicAnalyzer對解碼模塊輸入輸出信號的分析得到的實際波形。

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圖5.3紅外解碼模塊端口信號波形實測圖

由圖（5.3）可見，當(dāng)紅外接收頭沒有接收到紅外遙控發(fā)送的信號時，紅外信號輸入端IR_in為高電平，此時，key_int為低電平，key_db為上一次解碼得到的紅外遙控發(fā)送的命令，當(dāng)解碼模塊接收到正確的同步碼以后，key_int引腳被拉高，說明正在進(jìn)行解碼工作。當(dāng)解碼完成后，key_db上的數(shù)據(jù)更新為本次解碼得到的數(shù)據(jù)，key_int引腳由高變低，說明解碼已經(jīng)完成。

紅外解碼模塊與NIOSII處理器通過PIO外設(shè)連接，key_int通過一個帶輸入中斷功能的PIO口與NIOSII處理器連接，PIO中斷觸發(fā)方式設(shè)置為下降沿觸發(fā)。Key_db通過通用輸入PIO口與NIOSII處理器連接，該PIO口位寬設(shè)定為8位，因此，當(dāng)key_int中斷到來時，NIOSII處理器只需要讀取key_db上的值即可獲取紅外遙控發(fā)送的指令。通過中斷方式，大大減輕了處理器的負(fù)擔(dān)，且提

12高了處理器對外部控制命令的響應(yīng)速度，而這些優(yōu)勢，是觸摸屏方式不具備的。35.3.2TLV2544型ADC驅(qū)動模塊設(shè)計在本設(shè)計中ADC起到對I、Q信號的采樣功能，只有確鑿的數(shù)據(jù)采樣才能A保證系統(tǒng)測量結(jié)果的確鑿性，因此，ADC的驅(qū)動設(shè)計至關(guān)重要，為了能夠?qū)崿F(xiàn)對ADC高效精準(zhǔn)的控制，本設(shè)計采用在NIOSII處理器上外掛SPI主機(jī)接口的方式來對TLV2544進(jìn)行操作。采用此種方式，既可以提高系統(tǒng)的工作速度，又U2116SDOCS能保證系統(tǒng)對ADC的靈活控制，從而使得測量結(jié)果真實可靠。關(guān)于QSYS1uF0.1uF215SDIREFPFPGA控制接口1234567CSSDOSDISCLEOCCSTARTC3C4（SOPCbuilder）中CPU的詳細(xì)配置過程此處就不做過多介紹，通過使用QSYSVCC提供的標(biāo)準(zhǔn)SPI接口，在軟件設(shè)計時，只需要調(diào)用NIOSII集成開發(fā)環(huán)境中提供Q的庫函數(shù)，即可實現(xiàn)對ADC的完全控制。圖（5.4）為TLV2544GND與NIOSII處理TLV2544BIVCC345678SCLKREFMEOCFSVCCPWDNA0GNDA1CSTARTA2A314131211109器連接示意圖。GNDSPI_MOSISPI_MISOSPI_CLKSPI_CSMISOMOSICLKCSNIOSII中SPI控制器CTLV2544圖5.4TLV2544與控制器接口原理5.3.3相位、幅度運算模塊的設(shè)計由2.2.4節(jié)對零中頻解調(diào)原理的分析可知，通過零中頻解調(diào)電路，最終待測系統(tǒng)輸出信號的幅度和相位分別為:D282SI2?SQ2（5.1）B?A2SI2SQ??arccos()?arcsin(?)(5.2）

ABAB實現(xiàn)以上算法主要有兩種實現(xiàn)方式，即FPGA硬件規(guī)律實現(xiàn)和C語言軟件實現(xiàn)。通過對以上兩個算式進(jìn)行結(jié)構(gòu)分析可知，在計算幅度B中，需要進(jìn)行兩次平方運算，一次開方運算，一次除法運算和一次乘法運算[33][34]，在計算相位角?的中，需要進(jìn)行兩次乘法運算、一次除法運算和一次反正弦運算，整個運算過程運算繁雜度較高，若全部采用FPGA硬件規(guī)律實現(xiàn)，則勢必花費大量的FPGA規(guī)律資源，這將使得系統(tǒng)成本劇增。若全部使用C語言軟件運算，則會花費大量的CPU運算時間，使得系統(tǒng)的實時性受到一定的影響。

充分考慮到系統(tǒng)成本以及測量速度的問題，結(jié)合頻率特性測試儀的工作特點，本設(shè)計針對掃頻測量過程采用了先采集后計算的策略，即首先依照系統(tǒng)要求的掃頻范圍、掃頻時間、掃頻步進(jìn)進(jìn)行掃頻工作，并采集每一個頻點的對應(yīng)I、Q值，存入緩存中。完成掃頻后，再對每一組I、Q數(shù)據(jù)進(jìn)行計算，得出每個頻點處待測系統(tǒng)輸出信號的幅度和相位，然后在液晶顯示屏上顯示出系統(tǒng)的幅頻特性曲線和相頻特性曲線。此種方式的優(yōu)點在于，大量的運算沒有穿插在測量過程中，不會影響測量的速度，因此掃頻速度可以做到很高。雖然曲線的顯示需要在掃頻完成后一段時間內(nèi)才能實現(xiàn)，動態(tài)顯示效果不佳，但是考慮到頻率特性測試儀與示波器應(yīng)用場合不同，示波器由于需要實時觀測信號的波形，特別是在觀測信號毛刺的時候，對數(shù)據(jù)的動態(tài)顯示要求極高。而頻率特性測試儀不需要實時的觀測待測系統(tǒng)的頻率特性，只需要能夠在規(guī)定的時間內(nèi)完成一次測試即可，對數(shù)據(jù)顯示的動態(tài)性要求不高，因此，此種計算和顯示方式是完全可行的。

為了盡可能保證處理器的運算速度，在SOPCbulider中建立CPU時，選擇了帶硬件乘、除法器的加強(qiáng)型CPU，以使處理器擁有較強(qiáng)的數(shù)學(xué)運算能力。5.3.4掃頻信號源控制模塊的實現(xiàn)

系統(tǒng)對掃頻信號源的控制主要實現(xiàn)掃頻信號源工作模式，輸出信號參數(shù)的設(shè)定，掃頻信號源帶有100MHz的高速并行通信接口，而在本設(shè)計中，不需要實現(xiàn)如此高的速度。根據(jù)掃頻時系統(tǒng)工作的流程可知，控制系統(tǒng)控制掃頻信號源輸出一個指定頻率，然后控制系統(tǒng)驅(qū)動ADC對此此頻點對應(yīng)的I、Q值進(jìn)行采樣，當(dāng)ADC采樣完成后，才會再次對掃頻信號源進(jìn)行控制?？紤]到ADC在對一次I、Q信號進(jìn)行采樣時需要屢屢采樣取平均值以減小偶然誤差，因此，對掃頻信號源實現(xiàn)一次完整的控制速度實際要求不高于ADC的采樣速度。但為了盡量減輕處理器的工作負(fù)擔(dān)，設(shè)計中給掃頻信號源設(shè)計了一個專用的IP核，將控制掃頻信號源的數(shù)據(jù)線和地址線直接連接Avalon總線上的數(shù)據(jù)總線和地址總線。掃頻信

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號源的其余幾個輔助控制引腳則采用通用PIO口進(jìn)行控制。通過此種方式，可大大提高對掃頻信號源的控制速度，并減少處理器對掃頻信號源進(jìn)行一次完整控制所需花費的指令數(shù)量，從而減輕處理器工作量。

5.4本章小結(jié)

本章通過對控制系統(tǒng)需要實現(xiàn)的功能和任務(wù)量進(jìn)行分析，在充分保證系統(tǒng)工作速度和測量精度的條件下，設(shè)計了以FPGA芯片為基礎(chǔ)、嵌入式32位軟核處理器NIOSII為控制核心的控制系統(tǒng)。通過FPGA硬件規(guī)律與NIOSII處理器的結(jié)合，實現(xiàn)了穩(wěn)定高效的系統(tǒng)控制，并為系統(tǒng)升級提供了廣闊的空間。

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6系統(tǒng)工作電源設(shè)計與實現(xiàn)

本系統(tǒng)作為一個便攜式測量設(shè)備，對系統(tǒng)的供電有較為嚴(yán)格的要求，既要保證系統(tǒng)電能供應(yīng)的充足，又要充分考慮系統(tǒng)的便捷性，一個穩(wěn)定高效的供電電源對于本系統(tǒng)比不可少。因此本節(jié)結(jié)合系統(tǒng)實際工作中對電源的需求，對系統(tǒng)的供電系統(tǒng)進(jìn)行了詳細(xì)的介紹。

6.1系統(tǒng)電源需求分析

根據(jù)本系統(tǒng)各部分電路工作特性，零中頻解調(diào)電路需要一組?5V的供電，通過實際電路測試，該部分電路整體功耗在100mA以內(nèi)，但由于該部分屬于模擬電路，因此要求電源紋波電壓盡量小，因此可用LM7805和LM7905線性穩(wěn)壓電路進(jìn)行線性穩(wěn)壓得到。掃頻信號源電路需要一路3.3V電源來給AD9854芯片供電。通過查閱AD9854ASVZ官方數(shù)據(jù)手冊可知，其峰值工作電流最高可達(dá)1210mA，因此，為了保證掃頻信號源的穩(wěn)定工作，必需使用輸出電流較大的穩(wěn)壓電路，常用的3.3V穩(wěn)壓芯片有AMS1117、LM1117，其中，AMS1117最大只能提供1A的輸出電流，LM1117最大只能輸出800mA的電流，因此兩者均不能滿足AD9854的正常工作要求。為了得到穩(wěn)定的3.3V供電，本設(shè)計采用三端可調(diào)線性穩(wěn)壓器LM317，通過調(diào)理輸出電壓的方式使其輸出穩(wěn)定的3.3V，該芯片最大可輸出1.5A的電流，因此滿足系統(tǒng)設(shè)計要求。

在實際使用過程中，使用開關(guān)電源電路往往可以提高系統(tǒng)的效率，但考慮到開關(guān)電源較大的輸出紋波，而AD9854又屬于一個模數(shù)混合器件，對供電電源要求較高，因此這里采用舍棄效率的方式來獲得較高的性能。

AD9854的兩路輸出需要進(jìn)過差分放大來對信號幅度進(jìn)行一定的放大，放大電路工作在?5V的供電下，因此，此路供電可以與零中頻解調(diào)電路共用同一組供電。ADC采樣電路需要一路單電源5V供電，由于該芯片工作時功耗較低，因此與零中頻解調(diào)共用+5V供電。FGPA本身功耗相對較高，加上LCD顯示屏，因此，整個控制系統(tǒng)工作時功耗較高，實際測試，當(dāng)系統(tǒng)運行時，功耗最大可達(dá)500mA。同時，F(xiàn)PGA控制系統(tǒng)作為一個高速數(shù)字電路，本身就是一個噪聲源，為了盡量減小該部分電路對模擬電路的干擾，為其設(shè)計了一路獨立的供電，并通過磁珠將控制系統(tǒng)地平面與零中頻解調(diào)電路和掃頻信號源的地平面隔開，以減少模擬電路和數(shù)字電路間的相互干擾。

通過以上分析可知，系統(tǒng)總共需要1路3.3V供電，一組?5V供電，一路+5V供電，系統(tǒng)總功耗約4W。由于LM7805、LM7905、LM317的輸入輸出壓差均要求不低于2V，因此，供電電源正電源端必需大于7V，負(fù)電源端必需低于-7V。為了滿足以上條件，本設(shè)計采用4枚鋰電池實現(xiàn)供電系統(tǒng)。

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6.2系統(tǒng)電源電路設(shè)計

本系統(tǒng)供電采用4枚鋰電池通過串聯(lián)的方式，其結(jié)構(gòu)如圖（6.1）所示。鋰

123電池的正常輸出電壓范圍在3.6V至4.2V之間，因此VCC+和GND之間的壓差為7.2V至8.4V，VCC-和GND之間的壓差為-7.2V至-8.4V，滿足LM7805等三端穩(wěn)壓器件的正常工作要求。AVCC++-+GND-+-+VCC--鋰電池1B鋰電池2鋰電池3鋰電池4圖6.1鋰電池供電電路原理6.3穩(wěn)壓電路設(shè)計本系統(tǒng)穩(wěn)壓電路設(shè)計如圖（6.2）所示，通過調(diào)理RP1使得LM317的輸出穩(wěn)定在3.3V?？刂葡到y(tǒng)的5V供電電路與+5V_ANA路一致，因此此處不再附其原C理圖。DTitleSizeA4Date:File:123Number2023/5/23E:\\畢業(yè)設(shè)計業(yè)務(wù)\\梅雪松\\寫32

123D2AU1VCC+3C13100uF1N4007LM3172INOUTADJ1+3.3VR1200RC14470uF/16VR2470RLED1RP11KD31N4007C151uFC160.1uFC170.01uFC180.1uFGNDGNDGNDGNDGNDGNDGNDGNDGNDBD41N4007U2VCC+1C19100uF78053C20470uF/16VR3470RLED2123J2+5V_ANAVinVoutGND2D51N4007C211uFC220.1uFC230.01uF+5V_ANAGNDGNDCGNDD61N4007U379053GNDGNDGNDGNDGNDGND-5V_ANA-5V_ANAR4470RLED3VCC-2VinVoutGND1C28100uFD71N4007C24470uF/16VC251uFC260.1uFC270.01uFGNDDGNDGNDGNDGNDGNDGNDGND圖6.2系統(tǒng)穩(wěn)壓電路TitleSizeA4Date:File:Num6.4本章小結(jié)12023/E:\\畢23本章主要針對系統(tǒng)對電源的要求，設(shè)計了以鋰電池為供電電源、三端穩(wěn)壓集成電路為各模塊穩(wěn)壓供電的供電系統(tǒng)。

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7系統(tǒng)軟件設(shè)計與實現(xiàn)

為了實現(xiàn)頻率特性的精準(zhǔn)測量以及友好的人機(jī)交互體驗，系統(tǒng)的軟件設(shè)計至關(guān)重要。本章先從各個電路模塊工作特性入手，分析其軟件設(shè)計要求，最終再通過QSYS系統(tǒng)搭建可滿足系統(tǒng)的軟核處理器系統(tǒng)。并最終完成系統(tǒng)的軟件設(shè)計。

7.1系統(tǒng)軟件設(shè)計需求分析

本控制系統(tǒng)軟件設(shè)計主要實現(xiàn)人機(jī)交互、掃頻信號源控制、ADC驅(qū)動以及幅度和相位的運算，現(xiàn)分別對各部分功能對硬件的要求以及軟件的設(shè)計要求方面進(jìn)行分析。

本系統(tǒng)人際交互主要由LCD液晶顯示屏和紅外遙控接收電路組成，紅外遙控的解碼已經(jīng)在FPGA內(nèi)部用規(guī)律電路實現(xiàn)，軟件設(shè)計時只需要在解碼完成中斷到來時讀取解碼到的紅外遙控命令即可。LCD液晶顯示屏采用16位I80并口進(jìn)行數(shù)據(jù)傳輸，該模塊驅(qū)動采用通用PIO外設(shè)即可實現(xiàn)，不需要中斷功能。因此該部分軟件設(shè)計較為簡單，主要就是對LCD屏中寄放器的讀和寫操作。

設(shè)計對于掃頻信號源的控制要求較高，為了能依照指定的速度和事件對掃頻信號源控制，系統(tǒng)需要采用一路定時器來產(chǎn)生所需的掃頻控制時間。

對于ADC的驅(qū)動，根據(jù)TLV2544支持的通信接口，系統(tǒng)需要一路SPI主機(jī)接口，控制系統(tǒng)通過對SPI外設(shè)的操作，來實現(xiàn)對ADC的控制。

幅度和相位的運算由于采用純軟件實現(xiàn)，因此不需要硬件外設(shè)的參與。但是由于在掃頻的過程中有大量的采樣數(shù)據(jù)需要緩存，同時為了支持友好的人機(jī)交互界面，處理器對運行內(nèi)存的要求較高，為了滿足此要求，系統(tǒng)參與了一片64Mbit的SDRAM來作為系統(tǒng)運行內(nèi)存。

7.2軟件架構(gòu)設(shè)計

本系統(tǒng)在程序總體框架下設(shè)計了三個子任務(wù)來分別實現(xiàn)空閑、點頻測量、掃頻測量工作，接下來本文將結(jié)合系統(tǒng)總體架構(gòu)，對系統(tǒng)的軟件設(shè)計進(jìn)行細(xì)致的講解和分析。

7.2.1軟件主體設(shè)計

本設(shè)計控制系統(tǒng)最終架構(gòu)如圖（7.1）所示。系統(tǒng)啟動后首先對各個功能模塊進(jìn)行初始化，然后顯示出系統(tǒng)界面，然后進(jìn)入等待狀態(tài)，當(dāng)接收到紅外指令后，系統(tǒng)開始根據(jù)指令內(nèi)容選擇系統(tǒng)所需運行的任務(wù)，然后系統(tǒng)對應(yīng)的任務(wù)處開始執(zhí)行該任務(wù)。

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開始系統(tǒng)初始化顯示系統(tǒng)主界面獲得遙控指令？YES切換系統(tǒng)任務(wù)NO運行系統(tǒng)當(dāng)前任務(wù)

圖7.1控制系統(tǒng)軟件設(shè)計總流程圖

系統(tǒng)主有三個任務(wù)，即空閑任務(wù)，點頻測量任務(wù)，掃頻測量任務(wù)。空閑任務(wù)時系統(tǒng)處于等待狀態(tài)，此任務(wù)中系統(tǒng)不執(zhí)行任何工作。點頻測量任務(wù)主要控制掃頻信號源和ADC完成相應(yīng)的點頻測量工作，并執(zhí)行點頻測量結(jié)果的計算。掃頻測量任務(wù)主要控制掃頻信號源和ADC完成相應(yīng)的掃頻測量工作，并執(zhí)行掃頻測量結(jié)果的計算以及頻率特性曲線的繪制。7.2.2點頻測量原理及軟件設(shè)計

所謂點頻法測量，就是通過給待測系統(tǒng)輸入某一特定頻率的信號，通過分析對比輸入和輸出信號的相位及幅度關(guān)系，得出該系統(tǒng)在此頻率處的頻率特性。此種測量方式主要用于測量系統(tǒng)的靜態(tài)頻率響應(yīng)，掃描信號頻率由人為指定。此種方式操作繁瑣，對于系統(tǒng)在某一頻段范圍內(nèi)的特性曲線，無法快速確鑿的測量。

本設(shè)計支持手動點頻法測量和自動掃頻法測量。兩種測量方式所采用硬件系統(tǒng)完全一致，主要為軟件實現(xiàn)方式的不同。圖（7.2）為點頻法測量任務(wù)的軟件流程圖。

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開始獲得點頻測量所需參數(shù)初始化掃頻信號源控制掃頻信號源依照指定參數(shù)輸出穩(wěn)定的掃描信號控制模數(shù)轉(zhuǎn)換電路采集當(dāng)前零中頻解調(diào)結(jié)果的I、Q值計算待測系統(tǒng)輸出信號幅值和相位更新系統(tǒng)顯示界面，顯示測量結(jié)果等待下一個控制命令圖7.2點頻法測量軟件流程圖

當(dāng)系統(tǒng)獲得進(jìn)行點頻測量控制命令后，便進(jìn)入點頻測量任務(wù)，系統(tǒng)首先獲得待掃頻信號源掃描信號頻率，該頻率可通過紅外遙控由外接輸入。當(dāng)系統(tǒng)獲得足夠的點頻測量所需信息和參數(shù)后，便初始化掃頻信號源，接著控制其依照參數(shù)輸出指定的信號。然后，系統(tǒng)會控制ADC采集I、Q值，并通過軟件計算出待測系統(tǒng)輸出信號的幅值和相位。最終更新顯示界面，將測量結(jié)果顯示在液晶屏上，并等待新的控制命令到來。7.2.3掃頻測量原理及軟件設(shè)計

掃頻測量即通過給待測系統(tǒng)輸入按指定規(guī)律不斷變化的掃頻頻率信號，通過測量每一個掃頻點處待測系統(tǒng)的輸入輸出信號幅度和相位關(guān)系，從而得出該系統(tǒng)在這一頻段內(nèi)的頻率特性值，并將這些值通過曲線的方式在顯示屏上顯示出來，即得出系統(tǒng)的幅頻特性和相頻特性。

掃頻法測量需要人為指定掃頻信號的起始頻率、終止頻率、掃頻步進(jìn)以及掃頻時間。當(dāng)這些參數(shù)指定后，系統(tǒng)則依照指定的參數(shù)輸出掃描信號，通過測量每個頻點處待測系統(tǒng)的頻率特性，最終得出系統(tǒng)在此頻段范圍內(nèi)的頻率特性曲線。此種方式要求控制系統(tǒng)擁有較強(qiáng)的控制能力和較快的運算能力。圖（7.3）為掃頻法測量任務(wù)的軟件流程圖。為了保證掃頻的速度，軟件設(shè)計中使用了5.2.3節(jié)

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提到的先采集后計算的方式，使得繁雜的運算不會影響系統(tǒng)的正常的運行。其中，為了保證兩個相鄰頻點間時間間隔一致，系統(tǒng)通過定時器來獲得確鑿的時間間隔，當(dāng)定時器定時時間到來時，系統(tǒng)控制掃頻信號源，改變其輸出信號頻率。通過此種方式，保證了不同頻率掃頻信號間間隔時間的均勻，使得測量結(jié)果更加可靠。

開始獲得掃頻參數(shù)（掃頻范圍、步進(jìn)、時間）初始化掃頻信號源設(shè)置定時器定時值NO定時時間到？YES重啟定時器；改變掃頻信號源輸出信號頻率ADC采集I、Q信號NO掃頻完成？YES計算各頻點處待測系統(tǒng)輸出信號幅度和相位值更新顯示界面，繪制幅頻和相頻特性曲線等待新的控制命令

圖7.3掃頻法測量軟件流程圖

7.3本章小結(jié)

本章首先分析了系統(tǒng)對軟件設(shè)計的需求，并給出了基于任務(wù)的系統(tǒng)總體軟件設(shè)計流程。然后針對點頻法測量和掃頻法測量兩個不同的任務(wù)及其特點，分別設(shè)計了兩個任務(wù)的軟件流程。

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8頻率特性測試儀的測試

依據(jù)本設(shè)計內(nèi)容，設(shè)計了一臺試驗樣機(jī)，利用該樣機(jī)對自制RLC諧振網(wǎng)絡(luò)進(jìn)行測量，并將測量結(jié)果與示波器監(jiān)測結(jié)果進(jìn)行對比，分析了本設(shè)計方案在測量精度、測量速度方面的性能。下面將對測試方法和內(nèi)容進(jìn)行詳細(xì)的介紹。

8.1測試原理與方法

本節(jié)主要進(jìn)行系統(tǒng)測試的原理與方法介紹，通過儀器測試、軟件仿真等方式，驗證了本系統(tǒng)設(shè)計的正確性和科學(xué)性。8.1.1硬件平臺的準(zhǔn)備

在設(shè)計的驗證過程中，我們依照設(shè)計內(nèi)容，制作了樣機(jī)，采用安捷倫公司生產(chǎn)的DSO-X3024A型高性能示波器對掃頻信號源輸出信號以及待測系統(tǒng)的輸出信號進(jìn)行了測量。

為了能夠?qū)崿F(xiàn)對樣機(jī)的測試，我們制作了一個諧振點在20MHz的RLC諧振網(wǎng)絡(luò)，圖（8.1）為該網(wǎng)絡(luò)原理圖。采用Tina-TI仿真軟件對該網(wǎng)絡(luò)進(jìn)行仿真分析，得出該網(wǎng)絡(luò)的幅頻特性和相頻特性曲線如圖（8.2-a）和圖（8.2-b）所示。

R350VG1+R16L13.36uC118pVF1R250

圖8.1RLC諧振網(wǎng)絡(luò)原理圖

圖8.2-aRLC網(wǎng)