微電子工藝chapter08of微納制備與新器件集成

第8ICDr.DaoliOffice:Room409WestBuilding7 Textbookand目標(biāo)學(xué)完本章之后，你應(yīng) 集成電路工藝流光刻膠剝加熱工電介質(zhì)沉概導(dǎo)體晶片(wafer)的空間和面積(realestate)，因為器件可以緊 由圖可看出一個器件在一個內(nèi)所占的相對大小。在分離之前，每個都要經(jīng)過電性測試，有缺陷的通常以黑色墨水打印上記號，好的則被選出來封裝以 (stateoftheart)IC 后面將介紹兩個ULSI，一個為包含超過4200萬位動態(tài)隨機器(DRAM)。S 6%6%

模擬雙極6%

其它數(shù)字雙 2%77%無源集成電路電 電 工藝流電阻計算RL 度，W是寬度，Rs是方藝決定。一旦Rs已知，電阻值就由LW決定。1.3)×1kΩ/□＝10.3kΩ方法：a.在襯底上熱物；b厚氧化物作為掩模；c.在化物；d.金屬化 集成的MOS電微微 與新 集，利用擴散或是離子注入在窗口區(qū)域內(nèi)形成p+區(qū)域。然d其中ox是硅氧化物的介電常數(shù)(ox/o=3.9)，d是氧化層厚度。由于下極板為重摻雜材料，MOS電容基本上與加計算：4m2面積的MOS電容介質(zhì) 電子的數(shù)量是多少？兩種情況下電壓均為5V：a.以10nm厚SiO2為介質(zhì)；b.以5nm厚Ta2O5(介電常數(shù)25)為dQoxd

=3.98.851014Fcm4108cm2 106=6.91014 6.91014C/q4.31055nmTa2O5Q8.851013則電子數(shù)量為：8.851013Cq5.53106數(shù)，而是隨著(VR+Vbi)-1/2變化，此處VR是外加的反向偏壓，而Vbi解：(1)Q

3.98.8510144108 ≈6.9×10- Qs=6.9×10-14C/q=4.3×105個電到：Q8.85×10- 集成電路電 (qualityfactor)Q是一個重點考慮本身的電阻，Cp1和Cp1是金屬線 L0n2r1.2106n2對一個具有10nH電感值的集成電感而言感圈數(shù)為20，則所需的半徑為多解：根0Ln2r1.2100得：r=10×10-9/(1.2×10-≈2.08×10-

n2r 雙極型工藝的采用反偏p- 的標(biāo)準(zhǔn)埋層雙極晶體管(SBCstandardburiedcollectortransistor雙極晶體管(CDI：collectordiffusedisolationtransistor)以及三擴散層雙極晶體管(3D，triplediffusedtransistor)，是早期的雙極型晶體管工藝；多晶來，先進的雙極型晶體備大量采用了CMOS新工藝如先進的技術(shù)、多晶硅發(fā)射極、自對準(zhǔn)結(jié)構(gòu)和異質(zhì)結(jié) 步是先形成埋層(buriedlayer)，這一用一高溫(約1100oC)再分布的步驟，形成約具有20/□電阻的n+埋層。m)和較高的摻雜濃度(約2×1016第三步是形成橫向氧化層區(qū)域。一層薄的氧化層(約50nm)先以熱氧化方式生長在外延層上，接著淀積氮化硅(約100nm)。如果氮化硅直接淀積在硅上而沒有一層薄的氧化層作墊層，在后續(xù)的高溫工藝中氮化硅會對硅晶片表面造成。接著，使用光刻膠作為掩蔽層，將氮化硅一氧化層及(d)]。然后，將硼離子注入生長。的氧化層通常長到某表面不平。這個氧化層工藝 稱為p+溝道阻斷層(channelstop(surfaceinversion)及消除在相鄰(約1012cm-2)形成基極區(qū)域 雜質(zhì)分總量擴散的分布來介 n+-p結(jié)(埋層) 自對準(zhǔn)多晶硅雙極與發(fā)射區(qū)接觸區(qū)域的氧化層區(qū)域。這會造成在區(qū)域內(nèi)會增加導(dǎo)致晶體管特性的電阻。降低這些不利效應(yīng)的最佳方法是使用自對準(zhǔn)(selfaligned)結(jié)構(gòu)。最常用的自對進技術(shù)，如右圖。phasediffusionsource)，(extrinsicbase)與基區(qū)的電覆蓋此多晶硅層[圖(a)]；使壁氧化層(大約0.1～0.4m)。(intrinsicbase)接觸。標(biāo)準(zhǔn)埋層雙極晶體管(SBC)工藝流 溝道阻斷注入形成p-n 多晶硅自對準(zhǔn)雙極晶體管的工重摻雜的多晶硅熱生長氧化層的同時，p+摻雜多晶硅擴散多晶硅發(fā)射極：改善電流增益，縮小器件縱向尺寸。自對準(zhǔn)發(fā)射極和基區(qū)接觸：發(fā)射極和基區(qū)接觸直接對準(zhǔn)形成，不需兩次光刻，減小器件內(nèi)部電極接觸之間MOSFETCMOS(CMOSFET，complementaryMOSFET)技術(shù)，用 對于一個柵極長度為0.5m的度將會小于0.10m。fNMOS：f

kTlnN Vt2

sd柵柵源漏襯

MOSFET44qNaf

N di ln di4qN(f) 4qN(f) Vt

QfQit(0)QMIMC道MOSFET的。最上層為磷硅玻璃(PSG)，它通常單。雖然這兩種器件都使用橫向氧化層，雙極型晶體管則需要一個埋層n+-p結(jié)，但MOSFET不需要垂直。面陷阱密度(interfacetrap fieldoxide)，同時也注入硼離子。場氧化層的厚度通常為0.5～1m閾值電壓(如-0.5V)。 解：V=E×d=8×106×5×10-器器件 (randomaccessmemory，RAM)結(jié)構(gòu)較被看好。在一 一個SRAM單元包含四個增強型MOSFET和兩個耗盡 發(fā)展出了動態(tài)隨機 器(DRAM)。圖(a) 為由一個晶體管所構(gòu)成的 邏輯1而0V定義成邏輯0。通常的電荷會在數(shù)毫秒內(nèi)，主要是由態(tài)圖()為DRAM存儲單元的版圖(aot)，圖)則為沿A’方向所對應(yīng)的截面圖。 電容利用溝道區(qū)域作下電極，多晶硅柵極作上電極，柵極氧化層則為介電層。行線(own)為一金屬連線，用以減小由于寄生電阻()與寄生電容()產(chǎn)生的C延遲。列線(on。MOSFET內(nèi)部漏極用來作為柵極下的反型層與傳輸柵極間的導(dǎo)電連接.通過使用雙層多晶硅(double-levelpolysilicon)的方法可省去漏極區(qū)域，如圖(d)所示。第二個多晶硅電極由一層熱氧化層與第一層多晶硅隔開，這層熱氧化層在第二層電極被淀積形成前就被生長在第一層多晶硅上。因此，從行線來的電荷可以直接通過傳輸柵極與 柵極下的連續(xù)反型層輸運至位于 柵極下的 疊式(stack)或溝槽式電容的三架構(gòu)。下圖(a)顯示一個簡單的溝槽式單元結(jié)構(gòu)凹，其優(yōu)點為單元的電容可通過增加溝槽深度來增加而不需增加單元在硅晶片上的表面積。制作溝槽式單元時，最主要的在于如何刻蝕出深溝電圖(b)為一堆疊式單元結(jié)構(gòu)。因為在存取晶體管(accesstransistor)上堆疊電容，所以電容得以1G位DRAM，采用0.18m設(shè)計標(biāo)準(zhǔn)。溝槽式電容與其周邊電路是CMOS。的面積為390mm2(14.3mm×27.3mm)。包含D性 ，亦即當(dāng)電源關(guān)掉后，所 的信息將會“灰飛煙滅”。相形之下，非揮發(fā)性存儲器則可在電源關(guān)掉后，仍保留信息。右圖(a)為一個有浮柵極(flatig的非揮發(fā)性 器，它基本上是一個柵極變更過的傳統(tǒng)T。此復(fù)合式柵由一個一般柵極(控制柵極)與一個被 CMOS 雙金屬鑲嵌(DD)： 注入11B+或(BF2)+離子75As+離子用于溝道離會，因為遷移率是由全部近有法為在輕摻雜的襯閂鎖效應(yīng)(LatchUp)：CMOS晶片中，在電源VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極晶體管相互影響而產(chǎn)生一個低阻抗通路，它的存在會使VDD和GND之間產(chǎn)生大漏電流，可能對造成永久性破壞。 因為低電阻襯底可以旁路外延層，降低基區(qū)電阻 MOS CMOS CMOSIC 通常使用<100>方向的單晶硅晶圓 通常使用<111>方向的晶圓 由于歷史的緣故，CMOSNMOS工藝發(fā)展，使NMOSCMOS最簡單的NMOSIC集成電路工藝有五道掩膜版步驟：早期的CMOSICn型阱(對p型硅晶圓片)n型源極/漏極p型源極/漏極,接觸窗,金屬和連接墊區(qū)

nnn+

zonemethod)制造的晶圓 H2AsH3PH3n先進的CMOS 通常使用p型外延層的p雙極型 通常使用<111>晶早期CMOSIC工藝N阱硅柵 P

n阱形成：離子注 d.SiO2、Si3N4淀

h.多晶硅淀

j.刻PMOS管硅柵，硼離子 k.磷硅玻璃淀 l.磷硅玻璃回流，開接觸孔，金屬化，鈍雙阱(twinwell)或是 阱(retrogradewell)。過8h的長擴散時間來達到所需2～3m的深度。這種工 優(yōu)點：aN/PMOSCMOS達到最佳性能；b.N/PMOS距離可以更近，有利于集成度提高。pnpnnp多多晶pn n+／p 早期CMOSIC工藝加熱退火/推進PP型N光刻磷離子注NP型P型N帶有P型阱的多多晶場區(qū)氧化柵極氧化P型帶有N型阱的NP型硅晶圓柵極氧化 絕緣注 LPCVD氮化硅(Si3N4)是非常致密的薄膜 改善 a)NP型阱注入(d)退火及推進(e)

氮化氮化

硅硅磷離N硅硅二氧N硅硅N硅二氧N硅

氮氮化氮化硼離子P常見在先進的CMOS 磷離子注磷離子注P型晶N光刻硼離光刻PNP型晶先 技 注入離子(對nMOSFET而言，通米間隔中，場氧化層的厚度化層。溝槽技術(shù)可以避免這些問題，且已成為的主流技可用于先進CMOS因為 積另一個例子為下圖所示用于CMOS的淺溝槽(深度小于1m)。在定義出圖形后[圖(a)]，刻蝕出溝槽區(qū)域[圖(b)]，接著重新填入氧化層[圖(c)]，在重新填入氧化層之硅可當(dāng)作CMP工藝中的掩蔽層。拋光后，氮化硅和氧化CMOS 與NMOS的柵極，PMOS的閾值電壓(VT≈-0.5～-1.0V)必須用硼離子注入來道變?yōu)槁癫厥?，如圖(a示。當(dāng)器件尺寸縮小至0.25m以下時，埋藏式溝道效應(yīng)(shortchannel溝道長度減小到一定程度后出現(xiàn)的一系列二級物理效應(yīng)統(tǒng)稱為短溝道效應(yīng)。這些二級物理效應(yīng)包括：a.短溝道因而閾值電壓減小。b.熱載流子效應(yīng)：器件內(nèi)部的電場強。熱載流子在兩個方面影響器件性能：越過Si-SiO2勢壘最值得注意的是短溝道效應(yīng)有VT下跌、漏極導(dǎo)致的勢壘下降及在關(guān)閉狀態(tài)時漏電流大，以致于即使柵電壓為零，也有漏電流經(jīng)過源極與漏極。為解決此問題，在PMOS中可用p+多晶硅來取代n+多晶硅。由于功函數(shù)的差異(n+多晶異)，表面p型溝道器件并不需要調(diào)整VT的硼離子注需要采用雙柵極結(jié)構(gòu)于PMOS，n+多晶硅用于NMOS[圖(b)]。表面溝道與埋藏溝道的VT比較如右圖所示?？梢钥吹皆诿讜r，表面溝道器件的VT下跌比埋藏溝道器件來得緩慢，這表明具有p+多晶硅的表面溝道器件，很適合用于 米器件的工作。2用BF+2 漏端輕摻雜(LDD：lightly 有源區(qū)：SiO2

CVD在源漏擴展區(qū)周圍形成反型的摻雜區(qū)，與較深的接觸用于 米MOS技術(shù)中，是溝道工程的重要組成部分 方法：a.多晶硅掩蔽源漏自對準(zhǔn)注入；b.采用硅化物

ULSI采用的是0.18mCMOS技BiCMOS時具有CMOS與雙極型器件優(yōu)點的IC。采用雙極集成電路具有高速、驅(qū)動能力強、適合于將這兩種技術(shù)的優(yōu)勢結(jié)合起來就產(chǎn)生了BiCMOS技術(shù)。利用CMOS器件制作高集成度、低功耗的部分，而BiCMOS工藝是雙極工藝和CMOS工藝的有機融以CMOS工藝為基礎(chǔ)的BiCMOS工藝：p阱＆nBiCMOSCMOS以標(biāo)準(zhǔn)雙極工藝為基礎(chǔ)的 工藝：雙BiCMOS度以防止穿通(punchthrough)產(chǎn)生。接著，生長一輕摻BiCMOSa.n+埋層離子注 b.p+埋層離子注 d.n阱離子注e.p阱離子注 g.集電極磷離子注 h.本征基區(qū)離子注i.多晶硅淀積，砷注 j.漏端輕摻雜

MESFET器件尺寸時，其具有較低的串聯(lián)電阻；在相場下，有較高的漂移速度(driftvelocity)，所以有較快的器件速度；能制成半絕緣性然而，砷化鎵也有三個缺點：少數(shù)載流子非常短；缺少穩(wěn)定的高性能MESFET制作程序如右圖所示。在半絕緣的砷化鎵襯底上，先用外延生長一層砷化鎵，接著生長n+接觸層[圖(a)]，刻蝕出如臺面的圖形作 用[圖(b)]，然后蒸鍍一層金屬作為源極和漏極的歐姆接觸[圖(c)]。刻蝕出溝道凹處 recess)后再進行柵極凹處(gaterecess)刻蝕與柵工藝后[圖(e)]即完成MESFET制作[圖(f)]。 IC品(例如計算機、和數(shù)碼相機)之前，有幾個關(guān)鍵工 片之間的切割線上(如圖所示片產(chǎn)品和在制造過程中的各個工藝環(huán)節(jié)可以通過測試PCM結(jié)片是邏輯電路還是器件。但在這兩種情形下，都使用自動測試設(shè)備(ATE)向提供激勵信號并記錄相應(yīng)結(jié)果。ATE送進，相關(guān)反應(yīng)輸出并與預(yù)期結(jié)果作比較，這個程 封裝：封裝是指把 PCB 。用石劃線器在x軸和y軸兩個方向劃片，實際上是沿75μm~250μm寬的邊界線實施，邊界是在制造中圍繞周邊而形成的。現(xiàn)代的分離工藝使用石鋸，而不是石有很多種方法封裝單塊IC。當(dāng)人們到集成電路，雙列直插封裝 IC在電子系統(tǒng)中使印制電路板。與連接端口的主流連接技術(shù)。引線鍵合需在上的 是一種直接把IC面朝下地安裝在模塊或者印制電路板上的連接方法，它是通過定位在表面上的焊料凸塊(倒裝焊工藝中，面朝下地放在模塊基體上，這樣便于上的I/O端口焊盤與基體上的焊盤對準(zhǔn)。 統(tǒng)計過程控控制圖是一種用來查明工藝性能中的漂移的SPC技術(shù)，這樣，在可控的情形下有可能采取和進行修

eecxP(x)

cUCLcccentrelinecLCLcc

c)，這時候控制圖變成為：cUCLcccentrelinecLCLcc

c37UCLccLCLcc

ccu nununUCLuuncentrelineunLCLu

uu UCLu unLCLu u 數(shù)整體漂移或單邊漂移都會帶來顯著的工藝。x圖實現(xiàn)均值控制，用s圖中的標(biāo)準(zhǔn)偏差檢測方差，這

x

...n

nn xi 121

s2 (x n

，如果值，那么對真正均值(μ)的最佳估測是總均值，表示如下：xx1x2...m

nn由于μx估算出的，它就用作x圖的中心線。這還表x也可以用均值μ和標(biāo)準(zhǔn)差/作歸一化，則x圖中nnUCLxcentrelinenLCLxn

個σ的無偏無計量。代替s的實際估算為c4s其中c4是與mis1im

實際表明sc4是一個σ樣本數(shù)樣本數(shù)s圖的c4參23456789c44(n4n4 1c2，應(yīng)用這些已知量可以建立s4UCLs3114centrelineLCLs3114

UCLx ncentrelinen

nLCLx n均值是4.01μm，如果s0.09μ，那么s圖的控制界限解：對n=5時，c4的值為0.94(查表)，根據(jù)(8-12)可以得出x的控制上、下限如下：UCLx

LCLx

UCLs3s 1c2LCLs3

41c24統(tǒng)計實驗設(shè)。。 123456789 H0:H1:

其中表達式H00

H1

H0:

A和

H1:A

t0

(yAyB

式中，yA和 yB表示每種方法中樣本平均成品率，n和nB是s 1)s2s pnAnBp

方差值得sA2.90,sB3.65； 出值sp3.30t00.8 配方配方配方配方配方配方配方n14n2n36和n48)的樣本數(shù)(ny161y266,y368,y461。總樣本數(shù)(N)為24，所有24

y64cm-2的參數(shù)用來量化不同處理和內(nèi)部的差別。令yti s( y 1式中nt是所討論論處理的樣本量，yt ss... (y t t n(yy)2

(y t t vRNk,vTk1,vDN 2SR t t

(yyvR NvR nt(ytTs2 T

t

k SD t t

(yvD NvD

(

n(yy)2( yt

t

t STH0:123表4ANOVAvTkSTS2/S vRNSRvDNSD表5穿孔尺寸數(shù)據(jù)的ANOVA如果虛無假設(shè)是對的，那么S2S2比應(yīng)該服從具有v和 要實施一項因子試驗，人員為每組的眾多變量(因子)2n微所 微所 因子23實驗，其中三個因子是溫度PTFPTF1‐‐‐2+‐‐3‐+‐4++‐5‐‐+6+‐+7‐++8++Pdpdp1/4[(d2d4d

d)(dd

d)]40.86(8-7其中P是壓力的主效果，dp是當(dāng)壓力最高時的平均淀積速率，dp是當(dāng)壓力最低時的平均淀積速率?？梢园焉?/p>

PTdPTdPT1/4[(d1d4d5d8)(d2d3d6d7)]6.89(8-PTFdPTFdPTF ，剩余除數(shù)將是2n-1。識別(ID)列中的第1項是所獲結(jié)表7PTFy‐‐‐8+‐‐4P‐+‐4T++‐4‐‐+4F+‐+4‐++4+++4 PTF1--+PTF1--+2+--3-+-4+++成品。Yf(Ac,D0 缺陷引起一個故障。PinedadeGyvez給出了泊松模型的一種出色派生，令C為襯底上電路的數(shù)量(即IC數(shù))在C個電以CM種不同方式分布。比如，若有3個電CM 33

表9各缺陷組合的真值表123456789(C

(C

1C

YC

C

exp(AD

Yexp(AD)Nexp(NAD

成品率積分(Murphy'sY eAc0

f

f(D)(DD0

A

f(D)exp(AcD0

1e2D0Y2D0

后來認為分布會比δ函數(shù)更好的反映出真實的缺陷密度分布，但是由于他無法把分布代入f(D)的成1eD0 Y

2D0

如今，三角分布成品率模型使用在工業(yè)中以便確定制造工藝缺陷密度的影響。RBSeeds的f(D1expD

1D0

D/f(D)

Y

Iftherearetwoormorewaystodosomething,andoneofdo Ylim(1 0)exp(AD Ylim(1AcD0)

1變動系統(tǒng)性能水平。這些性能上的變化出“軟”故估計參數(shù)成品率的常用方法是蒙特·模擬。在蒙特·卡立在樣本均值和從測量數(shù)據(jù)中標(biāo)準(zhǔn)差基礎(chǔ)之上。

(ZnCo V

Co是氧化層厚度(d)的函數(shù)，VT是氧化層厚度和溝道摻雜情形的函數(shù)，或者表示為IDsat=f(CoVT ，對每種可能的的Co和VT相應(yīng)IDsat值，就能夠估算出 Y(MOSFETs,aID