乘法器的設(shè)計(jì)

物理與電子工程學(xué)院集成電路設(shè)計(jì)課程論文題目：乘法器的研究學(xué)生姓名：XXX指導(dǎo)教師：XXX201X年XX月XX日乘法器摘要：乘法器，其基礎(chǔ)就是加法器結(jié)構(gòu)，它已經(jīng)是現(xiàn)代計(jì)算機(jī)中必不可少的一部分。乘法器的模型就是基于“移位和相加”的算法。本文討論基本的陣列乘法器，以及產(chǎn)生部分積和最終求和。關(guān)鍵詞：全加器，半加器，陣列。引言：乘法運(yùn)算非常耗費(fèi)硬件面積并且速度很慢，許多計(jì)算問題解決的快慢受乘法器電路工作速度的約束，因此在現(xiàn)代高級(jí)的數(shù)字信號(hào)處理器和微處理器中都集成了硬件乘法單元。并且乘法器在當(dāng)今數(shù)字信號(hào)處理以及其他諸多應(yīng)用領(lǐng)域中起著十分重要的作用。隨著科學(xué)技術(shù)的發(fā)展，許多研究人員已經(jīng)開始試圖設(shè)計(jì)一類擁有更高速率和低功耗，布局規(guī)律占用面積小，集成度高的乘法器。這樣，就能讓它們更加適用于高速率，低功耗的大規(guī)模集成電路的應(yīng)用當(dāng)中。通常的乘法計(jì)算方法是添加和位移的算法。在并行乘法器當(dāng)中，相加的部分乘積的數(shù)量是主要的參數(shù)。它決定了乘法器的性能。為了減少相加的部分乘積的數(shù)量，修正的Booth算法是最常用的一類算法。但是，隨著并行化的增多，大量的部分乘積和中間求和的增加，會(huì)導(dǎo)致運(yùn)行速度的下降。不規(guī)則的結(jié)構(gòu)會(huì)增加硅板的面積，并且由于路由復(fù)雜而導(dǎo)致中間連接過程的增多繼而導(dǎo)致功耗的增大。另一方面串并行乘法器犧牲了運(yùn)行速度來獲得更好的性能和功耗。因此，選擇一款并行或串行乘法器實(shí)際上取決于它的應(yīng)用性質(zhì)。主體1.1.1二進(jìn)制乘法定義考慮兩個(gè)無符號(hào)二進(jìn)制數(shù)X和Y，X為M位寬，Y為N位寬，將它們用下列二進(jìn)制數(shù)形式表達(dá)（1.1）（1.2）其中和為0或者1，那么X和Y的乘法運(yùn)算定義如下Z=X×Y==（）（）=（1.3）我們先來看一下手工是如何進(jìn)行二進(jìn)制乘法運(yùn)算的。如圖1-1所示，被乘數(shù)與乘數(shù)的第一個(gè)位相乘（實(shí)際為“與”操作）產(chǎn)生積，并且根據(jù)乘數(shù)相應(yīng)位的位置對(duì)部分積進(jìn)行左移（例如，被乘數(shù)與乘數(shù)的第0位相乘，則不移位；與第一位相乘，部分積左移1位，以此類推），最終將所有的部分積相加得到乘法運(yùn)算的結(jié)果。M位被乘數(shù)與N位乘數(shù)相乘得到的乘積是M+N位的。1.1.2部分積生成部分積是由被乘數(shù)X與乘數(shù)的位進(jìn)行“與”操作得到的，如圖1-2所示部分積陣列中，=101010\*Arabic101010被乘數(shù)每行或者是被乘數(shù)，或者是全0。對(duì)部分積產(chǎn)×=1011\*Arabic1011乘數(shù)生電路進(jìn)行仔細(xì)優(yōu)化，可以大大減少延時(shí)時(shí)間和面積。我們注意到，在部分積陣列中有許多=101010\*Arabic101010全0的行，他對(duì)運(yùn)算結(jié)果是沒有影響的。如=101010\*Arabic101010部分積果乘數(shù)位全為1，則所有部分積都存在并參與=000000\*Arabic0=000000\*Arabic0=000000\*Arabic0=000000\*Arabic0=000000\*Arabic0=000000\*Arabic0運(yùn)算；如果乘數(shù)位全為0，則一個(gè)部分積也不+=101010\*Arabic101010會(huì)產(chǎn)生。由此我們可以得到將部分積個(gè)數(shù)減少到乘數(shù)位數(shù)的一半。=1110011110\*Arabic1110011110結(jié)果圖1-1二進(jìn)制乘法計(jì)算圖1-2我們舉例來說明，假設(shè)一個(gè)8位乘數(shù)為01111110，它將產(chǎn)生6個(gè)非0的部分積。如果將乘數(shù)重新編碼成不同的格式，如1000000其中代表-1.可以證明這個(gè)數(shù)字和01111110是相等的。但新的乘數(shù)只需要產(chǎn)生2個(gè)部分積，當(dāng)然最終的求和電路也必須可以完成減法運(yùn)算。這種編碼轉(zhuǎn)換稱為Booth編碼，可以將部分積的個(gè)數(shù)減少到最多為乘數(shù)位數(shù)的一半。他確保乘數(shù)的每?jī)蓚€(gè)連續(xù)位中至多有一位是1或者-1。減少了部分積德個(gè)數(shù)就相當(dāng)于減少了加法運(yùn)算步驟，也就是減少了面積，提高了運(yùn)算速度。1.1.3陣列乘法器部分積產(chǎn)生之后，要對(duì)其進(jìn)行累加。部分積的累加實(shí)際上是被乘數(shù)的加法，最直接的方法就是使用一個(gè)加法器陣列，這正是陣列乘法器名字的由來。圖1-3是一個(gè)4×4陣列乘法器的組成結(jié)構(gòu)的例子。圖中~是被乘數(shù)，~是乘數(shù)，~是乘積。圖1-3的電路是和圖1-1手工乘法計(jì)算在拓?fù)浣Y(jié)構(gòu)上是一一對(duì)應(yīng)的，N個(gè)部分積的產(chǎn)生需要N×M個(gè)二輸入與門。乘法器的主要面積是被加法器占用了，用于N個(gè)部分相加需要N－1個(gè)M位加法器。部分積的移位并不需要任何邏輯電路，只要將部分積適當(dāng)?shù)膶?duì)準(zhǔn)，通過簡(jiǎn)單的布線就可以實(shí)現(xiàn)。整個(gè)乘法器電路可以被壓縮成矩形，版圖的效率可以做的很高。下面我們來分析陣列乘法器的延時(shí)。圖1-3是一個(gè)陣列結(jié)構(gòu)，所以分析傳輸延時(shí)并不是很直觀。實(shí)際上部分積相加的加法器是脈動(dòng)進(jìn)位的加法器，為了優(yōu)化乘法器的性能，我們需要首先找出陣列乘法器的關(guān)鍵路徑。圖1-3所示陣列乘法器中有多個(gè)路徑的延時(shí)是幾乎相同的，這里我們給出兩個(gè)關(guān)鍵的路徑，如圖1-4所示。由關(guān)鍵路徑，我們可以推導(dǎo)出陣列乘法圖1-3圖1-4器的延時(shí)時(shí)間的近似表達(dá)式（1.4）其中是進(jìn)位輸入到進(jìn)位輸出的傳輸延時(shí)，是全加器進(jìn)位輸入到和輸出的延時(shí)，是與門的延時(shí)。所有的關(guān)鍵路徑有相同的長(zhǎng)度，如果能用選用更快的加法器，比如進(jìn)位選擇加法器，則陣列乘法器的速度就會(huì)提高。由式（1.4）可知減少乘法器的延時(shí)，必須同時(shí)減少和。這樣如果和相等對(duì)陣列乘法器是有好處的。1.1.4最終求和乘法器的最后一步是由最終求和電路得到乘積結(jié)果。最終求和加法器類型的選擇取決于累加陣列的結(jié)構(gòu)。結(jié)論本文通過對(duì)乘法器的概述開始，從二進(jìn)制乘法定義的引入，以及部分積產(chǎn)生和陣列乘法器詳細(xì)討論，并通過最中求和進(jìn)行完結(jié)。讓我知道在數(shù)字的乘法運(yùn)算過程中其本質(zhì)還是由全加器和半加器組合成的加法。讓我懂得對(duì)于一件事情可以換一種方式解決，以及乘法器在當(dāng)今社會(huì)的重要性和不可取代的事實(shí)，希望后來人繼續(xù)努力，使乘法器的性能更好，更高。對(duì)于我本人我也學(xué)會(huì)了很多知識(shí)，再此也感謝我的老師，給我了這個(gè)對(duì)于乘法器學(xué)習(xí)的機(jī)會(huì)。參考文獻(xiàn)陳貴燦，張瑞智，程軍著，《大規(guī)模集成電路設(shè)計(jì)》北京：高等教育出版社，2005,7第409頁-416頁