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文檔簡介
數(shù)字邏輯與數(shù)字系統(tǒng)智慧樹知到課后章節(jié)答案2023年下天津大學(xué)天津大學(xué)
第一章測試
十進(jìn)制數(shù)(119)10轉(zhuǎn)換為八進(jìn)制數(shù)是
A:168B:167C:166D:165
答案:167
十六進(jìn)制數(shù)(1C4)16轉(zhuǎn)換成十進(jìn)制數(shù)是
A:452B:450C:456D:454
答案:452
n個(gè)變量可以構(gòu)成()個(gè)最大項(xiàng)或最小項(xiàng)
A:B:C:2nD:n
答案:
負(fù)二進(jìn)制數(shù)的補(bǔ)碼等于
A:反碼B:反碼加1C:原碼D:原碼加1
答案:反碼加1
已知輸入A、B和輸出Y的波形如圖所示,能實(shí)現(xiàn)此波形的門電路是(
)
A:異或門B:與非門C:同或門D:或非門
答案:同或門
補(bǔ)碼由原碼按位取反加1
A:對B:錯(cuò)
答案:錯(cuò)
增加位寬的方法有零擴(kuò)展和符號擴(kuò)展兩種
A:對B:錯(cuò)
答案:對
相同功能的邏輯門中扇入數(shù)越多,邏輯門越復(fù)雜
A:對B:錯(cuò)
答案:對
兩輸入的邏輯門包括
A:非門B:或門C:異或門D:與門
答案:或門;異或門;與門
關(guān)于二進(jìn)制的相關(guān)說法正確的是
A:補(bǔ)碼是原碼按位取反加一得到的B:零擴(kuò)展的負(fù)數(shù)會變化C:用補(bǔ)碼實(shí)現(xiàn)原碼的減法D:原碼不能計(jì)算負(fù)數(shù)加法
答案:零擴(kuò)展的負(fù)數(shù)會變化;用補(bǔ)碼實(shí)現(xiàn)原碼的減法;原碼不能計(jì)算負(fù)數(shù)加法
第二章測試
下列邏輯等式中不成立的是
A:B:C:D:
答案:
布爾代數(shù)的與或非,運(yùn)算優(yōu)先級是(
)
A:與>或>非B:非>或>與C:或>與>非D:非>與>或
答案:非>與>或
關(guān)于無關(guān)項(xiàng)X,說法錯(cuò)誤的是(
)
A:最簡解中,每個(gè)包含X的圈中至少包含一個(gè)1B:無關(guān)項(xiàng)X在化簡時(shí),既可以當(dāng)0用,也可當(dāng)1用C:不必所有無關(guān)項(xiàng)X一定出現(xiàn)在最簡表達(dá)式的圈中D:所有無關(guān)項(xiàng)X一定出現(xiàn)在最簡表達(dá)式的圈中
答案:所有無關(guān)項(xiàng)X一定出現(xiàn)在最簡表達(dá)式的圈中
布爾代數(shù)就是二值數(shù)學(xué)運(yùn)算(
)
A:錯(cuò)B:對
答案:錯(cuò)
組合邏輯電路是無記憶的(
)
A:錯(cuò)B:對
答案:對
卡諾圖的編碼采用格雷碼(
)
A:對B:錯(cuò)
答案:對
譯碼器具有N個(gè)輸入和2N個(gè)輸出,且輸出具有獨(dú)熱性(
)
A:錯(cuò)B:對
答案:對
關(guān)于組合邏輯電路說法正確的是(
)
A:組合邏輯電路的輸出僅僅取決于當(dāng)前輸入B:大的組合邏輯電路可以由小的組合邏輯電路構(gòu)成C:組合邏輯電路是無記憶的D:組合邏輯電路不包含回路
答案:組合邏輯電路的輸出僅僅取決于當(dāng)前輸入;大的組合邏輯電路可以由小的組合邏輯電路構(gòu)成;組合邏輯電路是無記憶的;組合邏輯電路不包含回路
下列表達(dá)式成立的是(
)
A:B:AB=BA
C:B(B+C)=B
D:A+B=B+A
答案:AB=BA
;B(B+C)=B
;A+B=B+A
卡諾圖的畫圈原則中,說法正確的是(
)
A:質(zhì)主蘊(yùn)含項(xiàng)一定出現(xiàn)在最簡解中B:最簡表達(dá)式一定含有最少的圓圈數(shù)目C:質(zhì)主蘊(yùn)含項(xiàng)一定是能圈的最大圈D:最簡表達(dá)式中有時(shí)都是非質(zhì)主蘊(yùn)含項(xiàng)
答案:質(zhì)主蘊(yùn)含項(xiàng)一定出現(xiàn)在最簡解中;最簡表達(dá)式一定含有最少的圓圈數(shù)目;質(zhì)主蘊(yùn)含項(xiàng)一定是能圈的最大圈;最簡表達(dá)式中有時(shí)都是非質(zhì)主蘊(yùn)含項(xiàng)
第三章測試
64位行波進(jìn)位加法器的延遲為()。假設(shè)全加器的延遲是450ps。
A:38.8nsB:28nsC:18nsD:28.8ns
答案:28.8ns
在SystemVerilog模塊中定義一個(gè)端口必須指明哪些要素()。
A:方向B:位寬C:名字D:類型
答案:方向;名字
logic類型的變量會被綜合為()電路。
A:寄存器傳輸級B:復(fù)用器C:三態(tài)門D:連線
答案:寄存器傳輸級;連線
一個(gè)SystemVerilog測試程序需要包含幾個(gè)要素()。
A:激勵(lì)信號B:待測模塊C:輸出響應(yīng)D:時(shí)鐘信號
答案:激勵(lì)信號;待測模塊;輸出響應(yīng)
阻塞賦值主要用于實(shí)現(xiàn)組合邏輯電路,非阻塞賦值主要用于實(shí)現(xiàn)時(shí)序邏輯電路。
A:對B:錯(cuò)
答案:對
在SystemVerilog過程塊中可以對模塊進(jìn)行實(shí)例化聲明。
A:錯(cuò)B:對
答案:錯(cuò)
系統(tǒng)任務(wù)$monitor在每次執(zhí)行的時(shí)刻打印相應(yīng)信息。
A:對B:錯(cuò)
答案:錯(cuò)
假設(shè)m=4'b0101,下列運(yùn)算結(jié)果正確的是()。
A:~^m=1B:&m=1C:|m=0D:^m=1
答案:~^m=1
如下程序中第三條阻塞賦值語句完成賦值的時(shí)刻是()。always_combbegin
#5a=16’b0;
#10b={x,y,z};
#5c=1’b1;
end
A:15B:5C:10D:20
答案:20
第四章測試
時(shí)序邏輯電路在結(jié)構(gòu)上()。
A:必須包含組合邏輯電路B:必有存儲電路和組合邏輯電路C:其他三個(gè)選項(xiàng)均正確D:必須有存儲電路
答案:必須有存儲電路
一個(gè)4位寄存器可以構(gòu)成最長計(jì)數(shù)器的長度是()。
A:15B:12C:16D:8
答案:16
內(nèi)存若為16MB,則表示其容量為()KB。
A:16384B:16C:16000D:1024
答案:16384
下列哪種器件中存儲的信息在掉電以后即丟失?
A:FlashB:E2PROMC:EPROMD:SRAN
答案:SRAN
在時(shí)序邏輯電路中,建立時(shí)間約束不可違反;一旦違反電路將無法使用,只能重新設(shè)計(jì)。
A:對B:錯(cuò)
答案:錯(cuò)
Moore型狀態(tài)機(jī)在繪制狀態(tài)轉(zhuǎn)換圖時(shí),輸出信息標(biāo)在狀態(tài)結(jié)點(diǎn)(圓圈)中。
A:對B:錯(cuò)
答案:對
在SystemVerilog中,可以使用always_latch過程塊對鎖存器進(jìn)行建模。
A:錯(cuò)B:對
答案:對
在SystemVerilog中,<=是阻塞賦值符號,賦值需要按照語句在代碼中的順序依次執(zhí)行。
A:對B:錯(cuò)
答案:錯(cuò)
有限狀態(tài)機(jī)中包含了有限個(gè)離散狀態(tài)。
A:錯(cuò)B:對
答案:對
在時(shí)序邏輯電路中,保持時(shí)間約束不可違反;一旦違反,可以通過降頻的方式來修正,但是這樣會降低電路的性能。
A:錯(cuò)B:對
答案:錯(cuò)
第五章測試
對于按字節(jié)尋址的存儲器,一個(gè)32位字存儲在該存儲器的第42個(gè)字的位置,則該字的字節(jié)地址是()。
A:0xACB:0xB8C:0xCCD:0xA8
答案:0xA8
R型MIPS指令由()個(gè)字段組成。
A:6B:2C:4D:5
答案:6
MIPS指令集支持以下哪些尋址方式()?
A:PC相對尋址B:基地址尋址C:寄存器尋址D:變址尋址
答案:PC相對尋址;基地址尋址;寄存器尋址
MIPS體系結(jié)構(gòu)的特點(diǎn)包括()。
A:好的設(shè)計(jì)需要好的折中方法B:越小的設(shè)計(jì)越快C:加快常見功能D:簡單設(shè)計(jì)有助于規(guī)整化
答案:好的設(shè)計(jì)需要好的折中方法;越小的設(shè)計(jì)越快;加快常見功能;簡單設(shè)計(jì)有助于規(guī)整化
MIPS指令集包括哪幾種類型()。
A:B型指令B:R型指令C:I型指令D:J型指令
答案:R型指令;I型指令;J型指令
R型指令需要由op字段和func字段共同決定指令的功能。
A:錯(cuò)B:對
答案
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