基于verilog的基本觸發(fā)器課程設(shè)計

專業(yè)技能訓(xùn)練4題目：設(shè)計JK.RS.D觸發(fā)器班級：電子科學(xué)與技術(shù)1201姓名：學(xué)號：時間：2023.5—2023.6設(shè)計內(nèi)容與設(shè)計要求1．設(shè)計內(nèi)容：本課程是一門專業(yè)實踐課程，學(xué)生必修的課程。其目的和作用是使學(xué)生能將已學(xué)過的VHDL程序設(shè)計等知識綜合運用于電子系統(tǒng)的設(shè)計中，掌握運用VHDL或者VerilogHDL設(shè)計電子系統(tǒng)的流程和方法，采用QuartusII等工具獨立應(yīng)該完成1個設(shè)計題目的設(shè)計、仿真與測試。加強和培養(yǎng)學(xué)生對電子系統(tǒng)的設(shè)計能力,培養(yǎng)學(xué)生理論聯(lián)系實際的設(shè)計思想，訓(xùn)練學(xué)生綜合運用數(shù)字邏輯課程的理論知識的能力，訓(xùn)練學(xué)生應(yīng)用QuartusII進(jìn)行實際數(shù)字系統(tǒng)設(shè)計與驗證工作的能力。本次課程設(shè)計要求學(xué)生獨立完成RS觸發(fā)器，D觸發(fā)器和JK觸發(fā)器的設(shè)計。2.設(shè)計要求設(shè)計RS觸發(fā)器，D觸發(fā)器和JK觸發(fā)器，畫出RTL圖，仿真波形設(shè)計步驟1、翻開QuartusⅡ軟件，建立一個新的工程：1〕單擊菜單File\NewProjectWizard..2)輸入工程的路徑、工程名以及頂層實體名。3〕單擊Next>按鈕，本實驗沒有包含已有文件，單擊Next>按鈕。4〕設(shè)置我們的器件信息。5〕單擊Next>2、建立VHDL文件：1〕單擊File\New菜單項，選擇彈出窗口中的VHDLFile項，單擊OK按鈕以建立翻開空的VHDL文件。2〕在編輯窗口輸入VHDL源文件并保存實體名，文件名必須和保存的頂層實體名必須一致。3〕編譯工程單擊Processing/StartCompliation開始編譯，編譯過程可能出現(xiàn)假設(shè)干錯誤信息，參考提示原因改正程序直到完全正確能夠進(jìn)行編譯為止。3、建立矢量波形文件1〕單擊File/New命令，在彈出的窗口中找到otherfile中的VactoeWaveformFile項翻開矢量波形窗口。2〕雙擊窗口左邊的空白區(qū)域，單擊Edit/EndTime設(shè)置時鐘頻率，單擊Edit/InsertNodeandBus對話框。3〕單擊NodeFinder按鈕，翻開以下對話框，選擇Filter以下表中的Pins:all，并點擊List按照以以下出的所有端口，通過>>按鈕把這些端口參加到右面的窗口中，單擊OK完成端口的添加4〕回到波形編輯窗口，對所有輸入端口設(shè)置輸入波形，具體可以通過左邊的工具欄，或通過對信號的單擊鼠標(biāo)喲見的彈出式菜單中完成操作，最后保存次波形文件。觸發(fā)器RS觸發(fā)器RS觸發(fā)器真值表RSQn+100101010Qn11XRTL圖仿真波形源程序2JK觸發(fā)器JK觸發(fā)器真值表JKQn+100Qn01010111/QRTL圖仿真波形源程序D觸發(fā)器D觸發(fā)器真值表DnQn+10011RTL圖仿真波形源程序心得體會這次的暑期能力拓展訓(xùn)練，目的是讓我們學(xué)習(xí)EDA〔電子設(shè)計自動化〕的相關(guān)技術(shù)與方法，同時掌握VHDL語言并能別寫程序。同時還要學(xué)會QuartusII軟件的使用，掌握利用該軟件進(jìn)行程序編輯、編譯、調(diào)試和仿真的方法。開始我覺得這個任務(wù)還是有點難度的，因為我還是第一次接觸QuartusII軟件和VHDL語言，所以要在短時間內(nèi)完成這次的能力拓展訓(xùn)練，還是感覺有些壓力的。正是因為不太會，于是，我從學(xué)校的圖書館借來了根本關(guān)于QuartusII軟件的使用方法和VHDL語言的程序設(shè)計的參考書，因為從所借來的書中，我先是學(xué)會了如何用QuartusII軟件進(jìn)行硬件電路的模型大搭建，并知道了利用波形圖對模型進(jìn)行仿真的方法，隨后，又學(xué)會了利用VHDL語言編寫程序設(shè)計三類觸發(fā)器，直到最后完成了所有的模型搭建，程序設(shè)計，波形的仿真之后才覺得，這些知識并不是不可能完成的任務(wù)?？偟膩碚f，這次的課程設(shè)計對我來講，還是有難度的。當(dāng)然，從另一方面講，這也是在考驗自己。但做完這次的課程設(shè)計再回頭來看，這個問題其實也沒有多難。另外，QuartusII軟件的熟練使用，在這次的課程設(shè)計中還是很重要的。因為硬件模型的搭建，程序的編寫，輸出信號的仿真都要用到。所以，從不會這個軟件到能簡單的使用，也可以說是一個小小的挑戰(zhàn)。最后，我覺得，每一次的課程設(shè)計對于我們來說，都是一次難得的學(xué)習(xí)時機(jī)，在課程設(shè)計中，我們有時機(jī)接觸到課本上不會學(xué)習(xí)的知識，會學(xué)習(xí)使用一些平時不會用到的學(xué)習(xí)軟件。所以，我們應(yīng)該認(rèn)真對待每次的課程設(shè)計環(huán)節(jié)。在掌握相關(guān)知識和軟件的使用的前提下，努力完成課程設(shè)計。參考書目1

EDA技術(shù)與VHDL程序開發(fā)根底教程雷伏容,李俊,尹霞

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VHDL電路設(shè)計技術(shù)王道憲賀名臣劉偉

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VHDL語言100例詳解北京理工大學(xué)ASIC研究所

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VHDL編程與仿真王毅平等

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