專用集成電路設(shè)計(jì)【稀缺資源，路過(guò)別錯(cuò)過(guò)】

專用集成電路設(shè)計(jì) 2009-11-20 2015/2/28 2 1、 FPGA/CPLD的設(shè)計(jì)和 IP工具 2、 Altera FPGA的配置方式和配置器件 3 2015/2/28 一、可編程邏輯器件 CPLDFPGA （一） 、 可編程邏輯器件 分類 按其 集成度 來(lái)分可分為兩大類： 1、低密度可編程邏輯器件（ LDPLD） 2、高密度可編程邏輯器件（ HDPLD） 4 2015/2/28 按集成度 (PLD)分類 可編程邏輯器件 （ P L D ） 簡(jiǎn)單 P L D 復(fù)雜 P L D P R O M P A L P L A G A L C P L D F P G A 可編程邏輯器件的分類 5 2015/2/28 主要包括： PROM、 PLA、 PAL、 GAL四種器件。 1、低密度可編程邏輯器件（ LDPLD） 結(jié)構(gòu)特點(diǎn)： (1)、 PROM（可編程只讀存儲(chǔ)器）， 其內(nèi)部結(jié)構(gòu)是由“與陣列”和“或陣列”組成，其中“與陣列”固定，“或陣列”可編程，可以實(shí)現(xiàn)任何“以積之和”形式表示的組合邏輯。 (2)、 PLA （可編程邏輯陣列）， 也是基于“與 -或陣列”，其“與陣列”固定和“或陣列”都可編程。 6 2015/2/28 (3)、 PAL（可編程陣列邏輯）， 也是基于“與 -或陣列”，其“與陣列”是可編程、“或陣列”固定連接。 (4)、 GAL （通用可編程陣列邏輯）， 是在 PAL的基礎(chǔ)上增加了一個(gè) 可編程的輸出邏輯宏單元 OLMC，通過(guò)對(duì) OLMC配置可以得到多種形式的輸出和反饋。 另， GAL器件普遍采用 EEPROM的浮柵工藝，具有可擦除、可重新編程的能力。 GAL器件的輸出級(jí) OLMC的電路結(jié)構(gòu)如圖 1所示。 7 2015/2/28 圖 1 GAL器件的輸出級(jí) OLMC的電路結(jié)構(gòu) 11000101D Q01ARSPC L KS1S0I / O0 未 編 程 熔 絲1 已 編 程 熔 絲S1S00 00 11 01 1輸 出 配 置鎖 存 輸 出 / 信 號(hào) 反 相鎖 存 輸 出 / 信 號(hào) 同 相組 合 輸 出 / 信 號(hào) 反 相組 合 輸 出 / 信 號(hào) 同 相QOLMC主要由： 一個(gè) D觸發(fā)器 , 一個(gè)用于選擇輸出方式和極性的 4 輸入多路選擇器 和 一個(gè)用于選擇反饋信號(hào)的兩輸入數(shù)據(jù)選擇器 構(gòu)成。 8 2015/2/28 主要包括： CPLD、 FPGA兩種器件。 2、高密度可編程邏輯器件（ HDPLD） (1)、 CPLD (Complex Programmable Device) ，復(fù)雜可編程邏輯器件。 其主體也是 “與 -或陣列”，并以可編程邏輯單元為基礎(chǔ)，可編程連線集中在一個(gè)全局布線區(qū) 。 (2)、 FPGA (Field Programmable Gate Array)， 現(xiàn)場(chǎng) 可編程門陣列。 具有門陣列的結(jié)構(gòu)形式，它由許多邏輯功能塊排成陣列組成，可編程連線分布在陣列通道區(qū)。 結(jié)構(gòu)特點(diǎn)： 9 2015/2/28 （二）、 CPLD、 FPGA兩種器件比較： 共同點(diǎn)： 1、規(guī)模越來(lái)越大，集成度高。 2、開發(fā)過(guò)程投資小。 3、可以反復(fù)編程、擦除。 4、開發(fā)工具智能化高，功能強(qiáng)大 。 10 2015/2/28 1、 CPLD是通過(guò)修改具有固定內(nèi)連電路的邏輯 單元的邏輯功能來(lái)進(jìn)行編程。 （ 為乘積項(xiàng)結(jié)構(gòu)，工藝多為 EEPROM； 多用于實(shí)現(xiàn)組合邏輯 ；成本低；保密性好 ） 2、 FPGA是通過(guò)修改下一根或多根分隔邏輯單 元的內(nèi)連線的布線來(lái)編程。 （ 為寄存器結(jié)構(gòu)，實(shí)現(xiàn)工藝多為 SRAM； 更適合實(shí)現(xiàn)時(shí)序邏輯 ；成本高；保密性差 ） 區(qū)別： 11 2015/2/28 D7 D6 D5 D4 D3 D2 D1 D1A0A1A2A3A4A5A6A7B0 B1 B2 B3 B4 B5 B6 B7可 編 程 全 局 布 線 區(qū) ( G R P )輸 出 布 線 區(qū) ( O R P )輸出布線區(qū)(ORP)輸出布線區(qū)(ORP)輸 出 布 線 區(qū) ( O R P )輸 入 總 線通 用 邏 輯 塊I / O 0I / O 3I / O 2I / O 1I / O 4I / O 7I / O 6I / O 5I / O 8I / O 1 1I / O 1 0I / O 9I / O 1 2I / O 1 5I / O 1 4I / O 1 3輸入總線R E S E TV C C I OT D IT D OT M ST C K宏 模 塊I / O 3 2I / O 3 3I / O 3 4I / O 3 5I / O 3 6I / O 3 7I / O 3 8I / O 3 9I / O 4 0I / O 4 1I / O 4 2I / O 4 3I / O 4 4I / O 4 5I / O 4 6I / O 4 7G O E 1 / I N 5G O E 1 / I N 4輸入總線C7C6C5C4C3C2C1C0時(shí) 鐘 分配 網(wǎng) 絡(luò)I/O 63I/O 62I/O 61I/O 60I/O 59I/O 58I/O 57I/O 56I/O 55I/O 54I/O 53I/O 52I/O 51I/O 50I/O 49I/O 48IN 7IN 6I/O 16I/O 17I/O 18I/O 19I/O 20I/O 21I/O 22I/O 23I/O 24I/O 25I/O 26I/O 27I/O 28I/O 29I/O 30I/O 31Y0 Y1 Y2 Y30 1 3 9 B / 1 0 3 2 E AC L K0C L K1C L K2I O C L K 0I O C L K 1輸 入 總 線CPLD組成部分 ： 1.通用邏輯塊、 2.可編程全局布線區(qū) 3.輸入 /輸出單元、 4.輸出布線區(qū)、 5.時(shí)鐘分配網(wǎng)絡(luò)。 12 2015/2/28 FPGA組成部分 ： 1.可編程邏輯塊、 2.可編程輸入 /輸出單元、 3.可編程布線資源、 4.嵌入式塊 RAM、 5.底層嵌入功能單元。 13 2015/2/28 二、 CPLD / FPGA的設(shè)計(jì)流程： 設(shè)計(jì)輸入（原理圖 /HDL文本） 邏輯綜合 CPLD/FPGA布線適配 CPLD/FPGA編程下載 硬件測(cè)試 功能仿真 時(shí)序仿真 14 2015/2/28 1、設(shè)計(jì)輸入 (原理圖 HDL文本編輯 ) （ 1） 圖形輸入 原理圖輸入 狀態(tài)圖輸入 波形圖輸入 （ 2） HDL文本輸入 應(yīng)用 HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，更靈活。（ VHDL， Verilog） 15 2015/2/28 又稱前仿真，不考慮信號(hào)延時(shí)等因素，將綜合后的網(wǎng)表文件直接送到仿真器中仿真，驗(yàn)證電路是否符合設(shè)計(jì)要求。 3、邏輯綜合 將電路的高級(jí)語(yǔ)言轉(zhuǎn)換成低級(jí)的，可與 FPGA CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。 2、功能仿真 16 2015/2/28 又稱后仿真，將布線適配后產(chǎn)生的網(wǎng)表文件送到仿真器中仿真。是在完成布線適配后進(jìn)行的飽含定時(shí)關(guān)系的仿真，精度較高。 5、時(shí)序仿真 將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、Jam格式的文件。 4、 CPLD/FPGA布線適配 17 2015/2/28 6、編程下載 CPLD FPGA 以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成 以查表法結(jié)構(gòu)方式構(gòu)成 7、硬件測(cè)試 最后步驟就是在線調(diào)試或?qū)⑸傻奈募懭胄酒姓{(diào)試。 18 2015/2/28 三、 Altera的 IP工具 IP工具使用的意義： IP是設(shè)計(jì)中不可或缺的組成部分，也是自底向上設(shè)計(jì)方法學(xué)的理論基礎(chǔ)。 隨著數(shù)字系統(tǒng)設(shè)計(jì)越來(lái)越復(fù)雜，將系統(tǒng)中的每個(gè)模塊都從頭開始設(shè)計(jì)是一件十分困難的事，而且會(huì)大大延長(zhǎng)設(shè)計(jì)周期。 IP的出現(xiàn)使得設(shè)計(jì)過(guò)程變得十分簡(jiǎn)單，用戶甚至只需要將不同的模塊連接起來(lái)，就可以實(shí)現(xiàn)一個(gè)完整的系統(tǒng)。 19 2015/2/28 （一）、 IP的概念 IP（ Intellectual Property） 就是常說(shuō)的知識(shí)產(chǎn)權(quán)。（ IP還有另一種含義 Internet Protocol，即互聯(lián)網(wǎng)協(xié)議） 美國(guó) Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的 IP定義為用于ASIC、 ASSP、 PLD等當(dāng)中，并且是預(yù)先設(shè)計(jì)好的 電路功能模塊 。 在 PLD領(lǐng)域， IP核是指將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊 ，如 FIR濾波器、 PCI接口等，設(shè)計(jì)成參數(shù)可修改的模塊，讓其他用回可以直接調(diào)用這些模塊。 20 2015/2/28 IP分為：軟 IP、固 IP和硬 IP（根據(jù)實(shí)現(xiàn)的不同） 軟 IP用計(jì)算機(jī)高級(jí)語(yǔ)言的形式描述功能塊的行為，但是并不涉及用什么電路和電路元件實(shí)現(xiàn)這些行為。 軟 IP的最終產(chǎn)品基本上與通常的應(yīng)用軟件大同小異，開發(fā)過(guò)程與應(yīng)用軟件也十分相象，只是所需的開發(fā)軟、硬件環(huán)境，尤其工具軟件要昂貴很多。 軟 IP的設(shè)計(jì)周期短，設(shè)計(jì)投入少，由于不涉及物理實(shí)現(xiàn)，為后續(xù)設(shè)計(jì)留有很大的發(fā)揮空間，增大了 IP的靈活性和適應(yīng)性。 當(dāng)然 軟 IP的一個(gè)不可避免的 弱點(diǎn) 是：會(huì)有一定比例的后續(xù)工序無(wú)法適應(yīng)軟 IP設(shè)計(jì)，從而造成一定程度的軟 IP修正。 21 2015/2/28 固 IP是完成了綜合的功能塊，有較大的設(shè)計(jì)深度，以網(wǎng)表的形式提交客戶使用。 如果客戶與固 IP使用同一個(gè)生產(chǎn)線的單元庫(kù)， IP的成功率會(huì)比較高。 硬 IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩膜。 隨著設(shè)計(jì)深度的提高，后續(xù)工序所需要做的事情就越少，當(dāng)然，靈活性也就越少。不同的客戶可以根據(jù)自己的需要訂購(gòu)不同的 IP產(chǎn)品。 22 2015/2/28 Altera公司以及第三方 IP合作伙伴（ APMM）給用戶提供了許多可用的功能模塊。它們基本可以分為兩類： 免費(fèi)的 LPM宏功能模塊 ( Megafanctions ) 和需要授權(quán)使用的 IP知識(shí)產(chǎn)權(quán) ( MegaCare)。從實(shí)現(xiàn)的功能上分，使用方法基本相同。 Altera LPM宏功能模塊是一些復(fù)雜或高級(jí)的構(gòu)建模塊 。可以在 Quartus II設(shè)計(jì)文件中和門、觸發(fā)器等葵本單元一起使用，這些模塊的功能一般都是通用的，比如 Counter, RAM等。 23 2015/2/28 IP知識(shí)產(chǎn)權(quán)模塊是某一領(lǐng)域內(nèi)的實(shí)現(xiàn)某一算法或功能的參數(shù)化模塊 (簡(jiǎn)稱 IP核 )。 這些模塊是由 Altera以及 Altera的第三方IP合作伙伴 (AMPP)開發(fā)的。專門針對(duì) Altera的可編程邏輯器件進(jìn)行過(guò)優(yōu)化和測(cè)試，一般需要用戶付費(fèi)購(gòu)買才能使用。 24 2015/2/28 （二）、 Altera 提供的 IP Altera公司能夠提供給用戶使用的 3種 IP形式，分別為： 1）、基本宏功能 ( Megafanctions/LPM )； 2）、 Altera IP (MegaCore)核； 3）、 Altera IP合作伙伴 ( AMPP)的 IP核。 1）、基本宏功能 ( Megafanctions/LPM ) 在 Altera的開發(fā)工具 Quartus II中，有一些內(nèi)帶的基本宏功能可供用戶選用，如乘法器、多路選擇器、移位寄存器等。這些基本的邏輯功能也可由通用硬件描迷語(yǔ)言描述。 另外，還有一些 Altera器件特有的資源，例如片內(nèi) RAM塊，DSP塊和高速的收發(fā)電路等，同樣是通過(guò)基本宏功能方式提供給用戶使用的。 25 2015/2/28 在 Quartus II中使用基本宏功能模塊設(shè)計(jì)項(xiàng)目的一般步驟： 建立一個(gè) Project； 使用 Mega Wizard管理器定制宏功能模塊； 在設(shè)計(jì)中實(shí)例化定制的宏功能模塊； 繼續(xù)完成設(shè)計(jì)的其他部分 ； 對(duì)設(shè)計(jì)進(jìn)行 RTL功能仿真 ； （前仿真） 邏輯綜合 ； 布局布線 ； 時(shí)序分析。 26 2015/2/28 2）、 Altera IP (MegaCore) Altera還提供一些比較復(fù)雜的、相對(duì)比較通用的功能模塊，比如 PCI接口、 DDR SDRAM控制器等，這些都是 Altera 可以提供的 IP庫(kù)，也稱之 MegaCore。 可分為 4大類：數(shù)字信號(hào)處理類、通信類、接口和外設(shè)類、微處理器類。 3）、 Altera IP合作伙伴 ( AMPP)的 IP核 Altera合作伙伴 AMPP (Altera Megafunction Parters Program )也向 Altera客戶提供基于 Altera器件優(yōu)化的 IP核。 為方便使用這些功能模塊， Quartus II軟件提供了 Mega Wizard 管理器。它可以幫助用戶建立或修改包含自定義宏功能模塊變量的設(shè)計(jì)文件，并可對(duì)這些 IP模塊進(jìn)行實(shí)例化。 27 2015/2/28 Altera IP設(shè)計(jì)中的優(yōu)勢(shì) 與傳統(tǒng)的 ASIC器件或者用戶自己設(shè)計(jì)模塊相比，使用 Altera的 IP有以下優(yōu)勢(shì)： （ 1）、提高設(shè)計(jì)性能； （ 2）、降低產(chǎn)品開發(fā)成本； （ 3）、縮短設(shè)計(jì)周期； （ 4）、設(shè)計(jì)靈活性強(qiáng)、仿真方便。 28 2015/2/28 目前世界上有 10多家生產(chǎn)可編程邏輯器件，最大三家： Altera、 XinLinx和 Latiice公司。 四、 Altera公司的 CPLD / FPGA Altera公司的 CPLD / FPGA 產(chǎn)品分為： （ 每個(gè)類別在不同時(shí)期都有其主流產(chǎn)品） 1、 CPLD； 2、高密度的 FPGA； 3、低成本的 FPGA 29 2015/2/28 1、 Altera公司的 CPLD MAX和 MAXII系列： MAX3000A、 MAX7000S/A， MAXII等 MAX3000A，采用先進(jìn)的 0.30 m CMOS 處理，基于電可擦除可編程只讀存儲(chǔ)器（ EEPROM）。 MAX 3000A系列是一種即用性的器件，密度范圍從 32到 512個(gè)宏單元。 MAX 3000A器件支持在系統(tǒng)可編程能力（ ISP），能夠輕松地實(shí)現(xiàn)現(xiàn)場(chǎng)重配置。每個(gè) MAX 3000A 宏單元都可以獨(dú)立地配置成順序或組合邏輯操作。 MAX 3000A CPLD常用于通信、計(jì)算機(jī)、消費(fèi)電子、汽車、工業(yè)和許多其他終端系統(tǒng)中。依靠其低成本和靈活性的特點(diǎn)，降低了系統(tǒng)成本。 30 2015/2/28 CPLD的革命 MAX II MAX II器件基于全新的 CPLD體系結(jié)構(gòu)。 MAX II器件采用 0.18m FLASH工藝，六層金屬走線，其功率只有以往 MAX器件的十分之一。與 FPGA一樣， MAX II器件最小邏輯單元也是 LE，具有 240至 2210個(gè) LE，和多達(dá)272個(gè) I/O管腳 新的 MAXII CPLD體系結(jié)構(gòu)的邏輯陣列塊（ LAB）和行列走線具有更高的裸片面積效率。具有和小容量 FPGA相競(jìng)爭(zhēng)的定價(jià)，以及作為單芯片即用型非易失器件的工程優(yōu)勢(shì)。 31 2015/2/28 2、 Altera公司的 FPGA （ 1）、 Stratix和 StratixII系列 ：高容量、高性能FPGA（高端產(chǎn)品） (高密度 FPGA) Stratix FPGA是 Altera的第一代 Stratix系列器件。 Stratix 器件采用 1.5V 0.13um全銅 SRAM工藝，容量為 0,570至 79,040個(gè)邏輯單元（ LE）， RAM多達(dá) 7Mbit。 Stratix 器件具有非常高的內(nèi)核性能、存儲(chǔ)能力、體系結(jié)構(gòu)效率的優(yōu)勢(shì)。 Stratix器件提供了專用功能用于時(shí)鐘管理和數(shù)字信號(hào)處理（ DSP）應(yīng)用以及差分和單端 I/O 標(biāo)準(zhǔn)。 Stratix器件系列是功能豐富的寬帶系統(tǒng)方案，開創(chuàng)了可編程芯片系統(tǒng)（ SOPC）方案的新紀(jì)元。 32 2015/2/28 Stratix II FPGA 是 Altera 第二代高端 FPGA 系列。 在 2004年推出的 90-nm Stratix II FPGA 中，密度最大器件的 DSP 模塊數(shù)量增加到了 96 個(gè)， 18 x 18 乘法器數(shù)量達(dá)到 384 個(gè)。 Stratix II FPGA 中， Altera 引入了全新的邏輯單元體系結(jié)構(gòu) 自適應(yīng)邏輯模塊 (ALM) ，以及經(jīng)過(guò)改進(jìn)的片內(nèi) TriMatrix 存儲(chǔ)器和數(shù)字信號(hào)處理 (DSP) 模塊，進(jìn)一步提高了性能。 Stratix II FPGA 33 2015/2/28 Stratix II關(guān)鍵特性包括： 一種 創(chuàng)新的邏輯結(jié)構(gòu) 豐富的特性包括 高性能 DSP模塊 和 片內(nèi)存儲(chǔ)器 高速 I/O引腳 和 外部存儲(chǔ)器接口 設(shè)計(jì) 安全特性 保護(hù)您的知識(shí)產(chǎn)權(quán) (IP) HardCopy II 結(jié)構(gòu)化 ASIC的 低成本高密度邏輯移植途徑 34 2015/2/28 Stratix II GX FPGA 進(jìn)一步擴(kuò)展了帶有片內(nèi)收發(fā)器的高端 FPGA 的功能。 Altera的 Stratix III 器件系列，是世界上結(jié)合了最佳性能、最大密度和最低功耗的 65-nm器件。 Altera最新的 Stratix IV 40-nm FPGA 具有最高的密度、最佳的性能以及最低的功耗。 35 2015/2/28 （ 2）、 Cyclone和 Cyclone II系列 ：低端、低成本 的 FPGA產(chǎn)品 (低密度 FPGA) Cyclone FPGA系列是為了滿足您對(duì)低功耗、低成本設(shè)計(jì)的需求 。 Altera Cyclone系列 FPGA從根本上針對(duì)低成本進(jìn)行設(shè)計(jì)。這些低成本器件具有專業(yè)應(yīng)用特性，例如嵌入式存儲(chǔ)器、外部存儲(chǔ)器接口和時(shí)鐘管理電路等。 Cyclone FPGA綜合考慮了邏輯、存儲(chǔ)器、鎖相環(huán)(PLL)和高級(jí) I/O接口，是價(jià)格敏感應(yīng)用的最佳選擇。 36 2015/2/28 Cyclone FPGA具有 ： 新的 可編程體系結(jié)構(gòu) ，實(shí)現(xiàn)低成本設(shè)計(jì)。 嵌入式存儲(chǔ)器資源支持多種存儲(chǔ)器應(yīng)用和 數(shù)字信號(hào)處理(DSP)實(shí)現(xiàn) 支持 串行總線和網(wǎng)絡(luò)接口 以及多種 通信協(xié)議 處理功耗支持 Nios II 系列嵌入式處理器 采用新的 串行配置器件 的低成本配置方案 Quartus II 軟件 OpenCore評(píng)估特性 支持 免費(fèi)的 IP功能評(píng)估 Quartus II 網(wǎng)絡(luò)版軟件 的免費(fèi)支持 37 2015/2/28 Cyclone II是 Altera公司 Cyclone系列的第二代產(chǎn)品。該產(chǎn)品采用 90nm工藝制造，成本比第一代 Cyclone 器件低30%，邏輯容量大 3倍多。 Cyclone II系列器件和 StratixII系列