計(jì)算機(jī)設(shè)計(jì)與實(shí)踐課程教學(xué)大綱

1、計(jì)算機(jī)設(shè) 計(jì)與實(shí)踐實(shí)驗(yàn) 課程教學(xué)大綱Design and Practice on Computer5課程編碼： DZ240122適用專業(yè)： 集成電路設(shè)計(jì)與集成系先修課程： 計(jì)算機(jī)組成與設(shè)計(jì)學(xué) 分 數(shù)： 4總學(xué)時(shí)數(shù) ：64實(shí)驗(yàn)（上機(jī)）學(xué)時(shí)： 64考核方式： 系考執(zhí) 筆 者： 劉有耀編寫日期： 2012-7-6一、課程性質(zhì)和任務(wù) 本課程主要是通過實(shí)驗(yàn)來進(jìn)一步鞏固和擴(kuò)大計(jì)算機(jī)組成與設(shè)計(jì)課程所學(xué)的內(nèi)容，為設(shè)計(jì)計(jì)算機(jī)系統(tǒng)打下堅(jiān)實(shí)的基礎(chǔ)。通過實(shí)驗(yàn)深入理解MIPS指令系統(tǒng)，進(jìn)一步熟悉 DE2-70 開發(fā)平臺(tái)，較熟練地掌握 Quartus 使用方法和技巧，提高運(yùn) 用Verilog HDL語言來設(shè)計(jì)硬件系統(tǒng)的能

2、力，掌握 MIPS寄存器組、運(yùn)算器、桶 形移位器、狀態(tài)機(jī)、組合邏輯控制器的設(shè)計(jì)方法，掌握單周期MIPS CPU基本設(shè)計(jì)方法。理解MIPSCPU與編譯器、操作系統(tǒng)的關(guān)系。二、實(shí)驗(yàn)教學(xué)內(nèi)容及要求主要內(nèi)容：本實(shí)驗(yàn)課程通過對CPU中的運(yùn)算單元、寄存器組、控制單元電 路的設(shè)計(jì)，然后設(shè)計(jì)實(shí)現(xiàn)單周期 CPU最后設(shè)計(jì)存儲(chǔ)器、總線控制器?；疽螅和ㄟ^可實(shí)驗(yàn)課程學(xué)生加深對 CPU吉構(gòu)和功能的理解，并鍛 煉設(shè) 計(jì)實(shí)現(xiàn)CPU的基本能力，為SoC設(shè)計(jì)打下基礎(chǔ)。重點(diǎn) ：單周期 CPU 和多周期 CPU 設(shè)計(jì)、微程序控制器設(shè)計(jì)。難點(diǎn) ：單周期和多周期 ALU 控制器設(shè)計(jì)、微程序控制器狀態(tài)機(jī)設(shè)計(jì)。 實(shí)驗(yàn)一：寄存器組設(shè)計(jì)主要

3、內(nèi)容：根據(jù)實(shí)驗(yàn)原理框圖完成一個(gè)由 32 個(gè)寄存器組成的字長為 32 位的寄存器組設(shè) 計(jì)，并在 Quartus II 上模擬實(shí)現(xiàn)。根據(jù)實(shí)驗(yàn)原理框 圖 完成一個(gè)由 16個(gè)寄存器組成的字長 為4 位的寄存器組設(shè)計(jì)，并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn)?；疽螅和ㄟ^此實(shí)驗(yàn)使學(xué)生了解寄存器組工作原理，學(xué)會(huì)用 FPGA 實(shí)現(xiàn)寄存器組電路，掌握寄存器組在 CPU 中的工作原理。重點(diǎn)： CPU 中寄存器組工作原理。 難點(diǎn)：寄存器組控制電路設(shè)計(jì)。實(shí)驗(yàn)二：靜態(tài)隨機(jī)存儲(chǔ)器設(shè)計(jì)主要內(nèi)容：用 Verilog HDL 語言來編寫實(shí)現(xiàn)一種靜態(tài)隨機(jī)存儲(chǔ)器器， 并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn)?；疽螅?/p>

4、通過此實(shí)驗(yàn)使學(xué)生理解靜態(tài)隨機(jī)存儲(chǔ)器工作原理，學(xué)會(huì)用 FPGA 實(shí)現(xiàn)靜態(tài)隨機(jī)存儲(chǔ)器電路，掌握靜 態(tài) 隨機(jī)存儲(chǔ)器的工作原理及 其電路設(shè)計(jì)。重點(diǎn)：理解整數(shù)乘法器工作原理。 難點(diǎn)：整數(shù)乘法器的設(shè)計(jì)。實(shí)驗(yàn)三：32 位桶形移位器設(shè)計(jì)主要內(nèi)容：設(shè)用 Verilog HDL 語言來描述 32 位桶形移位器設(shè)計(jì)，在 Quartus II 上實(shí)現(xiàn)模擬仿真，并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn) 8 位 的桶 形移位器，使其能夠正常工作。基本要求：通過此實(shí)驗(yàn)使學(xué)生理解桶形移位器工作原理，學(xué)會(huì)用 FPGA 實(shí)現(xiàn)桶形移位器電路，掌握桶形移 位器的工作原理及其電路設(shè) 計(jì)。重點(diǎn)：桶形移位器的工作原理。難點(diǎn)：桶形移位器

5、的電路設(shè)計(jì)。實(shí)驗(yàn)四：總線控制器設(shè)計(jì)主要內(nèi)容：用 Verilog HDL 語言來編寫實(shí)現(xiàn)一種總線控制器，并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn)?；疽螅和ㄟ^此實(shí)驗(yàn)使學(xué)生理解總線控制器工作原理，學(xué)會(huì)用 FPGA 實(shí)現(xiàn)總線控制器電路，掌握總線控 制器的工作原理及其電路設(shè) 計(jì)。重點(diǎn)：理解整數(shù)乘法器工作原理。 難點(diǎn)：整數(shù)乘法器的設(shè)計(jì)。實(shí)驗(yàn)五：整數(shù)的乘法運(yùn)算部件主要內(nèi)容：用 Verilog HDL 語言來編寫實(shí)現(xiàn)一種 32 位整數(shù)乘法器， 并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn)?；疽螅和ㄟ^此實(shí)驗(yàn)使學(xué)生理解整數(shù)乘法器工作原理，學(xué)會(huì)用FPGA 實(shí)現(xiàn)整數(shù)乘法器電路，掌握整數(shù)乘 法器的工作原理及

6、其電路設(shè) 計(jì)。重點(diǎn)：理解整數(shù)乘法器工作原理。 難點(diǎn)：整數(shù)乘法器的設(shè)計(jì)。實(shí)驗(yàn)六：算術(shù)邏輯單元設(shè)計(jì)主要內(nèi)容：設(shè)計(jì) ALU 電路，用 Verilog HDL 語言描述 32 位的 ALU 的電路設(shè)計(jì)，并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn) ALU ，使其能夠支持基本 的指令?；疽螅和ㄟ^此實(shí)驗(yàn)使學(xué)生理解 ALU 工作原理，學(xué)會(huì)用 FPGA 實(shí)現(xiàn) ALU ，掌握 ALU 的工作原理及其電路設(shè)計(jì)。重點(diǎn)： ALU 基本工作原理。難點(diǎn)： ALU 電路設(shè)計(jì)。實(shí)驗(yàn)七：單時(shí)鐘周期CPU勺設(shè)計(jì)主要內(nèi)容：用 Verilog HDL 語言來描述單周期 CPU 設(shè)計(jì)，能夠完成規(guī) 定勺指令，并在 Altera DE

7、2-70 開發(fā)板實(shí)現(xiàn)?；疽螅和ㄟ^此實(shí)驗(yàn)使學(xué)生理解單周期 CPU 工作原理， 學(xué)會(huì)用 FPGA實(shí)現(xiàn)單周期CPU電路，掌握單周期CPU的工作原理及其電路 設(shè)計(jì)。重點(diǎn)：單周期 CPU 的工作原理。難點(diǎn)：單周期 CPU 的控制通路和 數(shù)據(jù)通路設(shè)計(jì)。實(shí)驗(yàn)八：多時(shí)鐘周期CPU的設(shè)計(jì)主要內(nèi)容：用 Verilog HDL 語言來描述多周期 CPU 設(shè)計(jì)，能夠完成規(guī) 定的指令，并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn)。基本要求：通過此實(shí)驗(yàn)使學(xué)生理解多周期 CPU 工作原理， 學(xué)會(huì)用 FPGA 實(shí)現(xiàn)單周期 CPU 電路，掌握多周期 CPU 的工作原理及其電路 設(shè)計(jì)。重點(diǎn)：多時(shí)鐘周期 CPU 的工作原理與邏

8、輯功能實(shí)現(xiàn) 。 難點(diǎn)：單周期 CPU 的控制通路和 數(shù)據(jù)通路設(shè)計(jì)。實(shí)驗(yàn)九：微程序控制器設(shè)計(jì)主要內(nèi)容：設(shè)計(jì)微程序控制器電路，用 Verilog HDL 語言描述微程序 控制器的電路設(shè)計(jì)，并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn)，使其能夠支持基本的指令?；疽螅和ㄟ^此實(shí)驗(yàn)使學(xué)生理解微程序控制器的工作原理，學(xué)會(huì)用 FPGA實(shí)現(xiàn)微程序控制器，掌握微程序控 制器的工作原理及其電路設(shè) 計(jì)。重點(diǎn)：微程序控制器工作原理。難點(diǎn)：微程序控制器電路設(shè)計(jì)。三、各教學(xué)環(huán)節(jié)的學(xué)時(shí)分配、項(xiàng)目 章節(jié)學(xué)時(shí)分配主要內(nèi)容講課習(xí)題課實(shí)驗(yàn)上機(jī)合計(jì)第一章寄存器組設(shè)計(jì)145第二章靜態(tài)隨機(jī)存儲(chǔ)器設(shè)計(jì)145第三章32位桶形移位器設(shè)計(jì)12

9、3第四章總線控制器設(shè)計(jì)123第五章整數(shù)的乘法運(yùn)算部件246第八早算術(shù)邏輯單元設(shè)計(jì)268第七章單時(shí)鐘周期CPU的設(shè)計(jì)21214第八章*多時(shí)鐘周期CPU的設(shè)計(jì)21820第九章*微程序控制器設(shè)計(jì)21820合計(jì)145064四、實(shí)驗(yàn)部分教學(xué)內(nèi)容和要求：（含課內(nèi)實(shí)驗(yàn)的課程填寫本部分）1、實(shí)驗(yàn)項(xiàng)目及學(xué)時(shí)分配其中：演示性實(shí)驗(yàn)0 %，驗(yàn)證性實(shí)驗(yàn)0 %，設(shè)計(jì)性實(shí)驗(yàn)47 %，綜合性實(shí)驗(yàn)53%序號實(shí)驗(yàn)項(xiàng)目名稱實(shí)驗(yàn)內(nèi)容及要求學(xué)時(shí)實(shí)驗(yàn)類型演示驗(yàn)證設(shè)計(jì)綜合1實(shí)驗(yàn)一：寄存器組設(shè)計(jì)根據(jù)實(shí)驗(yàn)原理框圖完 成一個(gè)由m個(gè) 寄存器組成的字長為2n位的寄存器組的設(shè)計(jì)，并在 Altera DE2-70開發(fā) 板實(shí)現(xiàn)。5V2實(shí)驗(yàn)二：靜態(tài)隨機(jī)存儲(chǔ)

10、器設(shè)計(jì)用Verilog HDL 語言來編寫實(shí)現(xiàn)一種靜態(tài)隨機(jī)存儲(chǔ)器器，并在AlteraDE2-70開發(fā)板實(shí)現(xiàn)。5V3實(shí)驗(yàn)三：32位桶形移位器設(shè)計(jì)用Verilog HDL語言來描述 32位桶 形移位器設(shè)計(jì)，在 Quartus II上實(shí)現(xiàn) 模擬仿真，并在 Altera DE2-70開發(fā) 板實(shí)現(xiàn)8位的桶形移位器，使其能 夠正常工作。3V4實(shí)驗(yàn)四：總線控 制器設(shè)計(jì)用Verilog HDL 語言來編寫實(shí)現(xiàn)一 種總線控制器，并在 Altera DE2-70 開發(fā)板實(shí)現(xiàn)。3V5實(shí)驗(yàn)五：整數(shù)的乘法運(yùn)算部件用Verilog HDL 語言來編寫實(shí)現(xiàn)一 種32 位整數(shù)乘法器，并在 AlteraDE2-70開發(fā)板實(shí)現(xiàn)。

11、6V6實(shí)驗(yàn)六：算術(shù)邏 輯單元設(shè)計(jì)設(shè)計(jì)ALU電路，用 Verilog HDL語 言描述32位的ALU電路設(shè)計(jì)，并 在Altera DE2-70開發(fā)板實(shí)現(xiàn) ALU， 使其能夠支持基本的指令。8V7實(shí)驗(yàn)七：單時(shí)鐘 周期CPU的設(shè)計(jì)用Verilog HDL語言來描述單周期CPU設(shè)計(jì)，能夠完成規(guī)定的指令， 并在Altera DE2-70開發(fā)板實(shí)現(xiàn)。14V8*實(shí)驗(yàn)八：多時(shí)鐘 周期CPU的設(shè)計(jì)用Verilog HDL語言來描述多周期CPU設(shè)計(jì)，能夠完成規(guī)定的指令， 并在Altera DE2-70開發(fā)板實(shí)現(xiàn)。20V9*實(shí)驗(yàn)九：微程序 控制器設(shè)計(jì)設(shè)計(jì)微程序控制器電 路，用Verilog HDL語言描述微程序控制器的電路 設(shè)計(jì)，并在Altera DE2-70開發(fā)板實(shí) 現(xiàn)，使其能夠支持基本的指令。20V合計(jì)643034比例100%46.88%53.12%注：帶“ * ”的實(shí)驗(yàn)八和實(shí)驗(yàn)九二選2、實(shí)驗(yàn)所需設(shè)備及材料序號實(shí)驗(yàn)項(xiàng)目名稱每 組 人 數(shù)每組需要的主要儀器設(shè)備每組需要的主要實(shí)驗(yàn)材料設(shè)備名稱數(shù)量材料名稱數(shù)量性質(zhì)1所有實(shí)驗(yàn)1FPGA開發(fā)板35/EDA軟件35/PC機(jī)1/五、本課程與其它課程的聯(lián)系本課程先修課：計(jì)算機(jī)組成與設(shè)計(jì)、FPGA課程