集成電路設(shè)計(jì)基礎(chǔ)期末考試復(fù)習(xí)題

1、全部復(fù)習(xí)題均可在教材上找到參考答案！ ！! 1. 摩爾定律的內(nèi)容：?jiǎn)挝幻娣e芯片上所能容納的器件數(shù)量，每12-18個(gè)月翻一番。 2. 摩爾定律得以保持的途徑：特征尺寸不斷縮小、增大芯片面積及單元結(jié)構(gòu)的改進(jìn)。 3. 圖形的加工是通過(guò)光刻和刻蝕工藝完成的。 4. 在場(chǎng)區(qū)中，防止出現(xiàn)寄生溝道的措施：足夠厚的場(chǎng)氧化層、場(chǎng)區(qū)注硼、合理的版圖。 5. 形成SOI材料的三種主要技術(shù)：注氧隔離技術(shù)、鍵合減薄技術(shù)、智能剝離技術(shù)。 6. 實(shí)際的多路器和逆多路器中輸入和輸出一般是多位信息，如果對(duì)m個(gè)n位數(shù)據(jù)進(jìn)行選 擇，則需要n位m選一多路器。 7. 在氧化層上形成所需要的圖形的步驟：甩膠、曝光、顯影、刻蝕、去膠。 8

2、. 版圖設(shè)計(jì)規(guī)則可以用兩種形式給出：微米規(guī)則和入規(guī)則。 9. 常規(guī)CMOS結(jié)構(gòu)的閂鎖效應(yīng)嚴(yán)重地影響電路的可靠性，解決閂鎖效應(yīng)最有效的辦法是 開發(fā)多晶硅技術(shù)。 10. 要實(shí)現(xiàn)四選一多路器，應(yīng)該用2位二進(jìn)制變量組成 4個(gè)控制信號(hào)，控制 4個(gè)數(shù)據(jù)的選 擇。 11. 摩爾分析了集成電路迅速發(fā)展的原因，他指出集成度的提高主要是三方面的貢獻(xiàn)：特 征尺寸不斷縮小、芯片面積不斷增大、器件和電路結(jié)構(gòu)的不斷改進(jìn)。 12. 縮小特征尺寸的目的：使集成電路繼續(xù)遵循摩爾定律提高集成密度；提高集成度可以 使電子設(shè)備體積更小、速度更高、功耗更低；降低單位功能電路的成本，提高產(chǎn)品的 性能/價(jià)格比，使產(chǎn)品更具競(jìng)爭(zhēng)力。 13.

3、N阱CMOS主要工藝步驟：襯底硅片的選擇t制作n阱宀場(chǎng)區(qū)氧化宀制作硅柵宀形成 源、漏區(qū)t形成金屬互連線。 14. 解決雙極型晶體管縱向按比例縮小問(wèn)題的最佳方案之一，就是采用多晶硅發(fā)射極結(jié)構(gòu)， 避免發(fā)射區(qū)離子注入對(duì)硅表面的損傷。 15. n輸入與非門設(shè)計(jì)考慮，根據(jù)直流特性設(shè)計(jì)：Kr=KN/KP=n 3/2 ；根據(jù)瞬態(tài)特性設(shè)計(jì)： Kr=KN/KP=n 。n輸入或非門設(shè)計(jì)考慮，根據(jù)直流特性設(shè)計(jì)：Kr=KN/KP=n -3/2 ；根據(jù) 瞬態(tài)特性設(shè)計(jì)： Kr= Kr=KN/KP=1/ n. 16. CE等比例縮小定律要求器件的所有幾何尺寸，包括橫向和縱向尺寸，都縮小k倍；襯 底摻雜濃度增大 K倍；電源電

4、壓下降 K倍。CV等比例縮小定律要求器件的所有幾何 尺寸都縮小K倍；電源電壓保持不變；襯底摻雜濃度增大aK倍，以便使內(nèi)部的耗盡 層寬度和外部尺寸一起縮小。QCE等比例縮小定律要求器件尺寸K倍縮小，電源電壓 減小a /K倍（1VaV K ）,襯底摻雜濃度增大a K倍，使耗盡層寬度和器件尺寸一樣 縮小。 17. 正膠在曝光時(shí)被光照的光刻膠發(fā)生分解反應(yīng)，在顯影時(shí)很容易被去掉。 18. 先進(jìn)的雙極晶體管結(jié)構(gòu)的三個(gè)基本特征：自對(duì)準(zhǔn)工藝、多晶硅發(fā)射極技術(shù)和深槽隔離 技術(shù)。 19. 存儲(chǔ)器的總體結(jié)構(gòu)包括：存儲(chǔ)單元陣列、譯碼器、輸入/輸出緩沖器、時(shí)鐘和控制電路。 20. 要使電路正常工作，時(shí)鐘信號(hào)為低電平的時(shí)

5、間必須大于電路的上升時(shí)間。 21. 制作硅柵具體步驟：生長(zhǎng)緩沖層、溝道區(qū)注入、離子注入、CVD工藝淀積多晶硅、多 晶硅摻雜、光刻和刻蝕形成多晶硅柵的圖形。 22. BiCMOS 技術(shù)的特點(diǎn)？ 23. MOS存儲(chǔ)器主要分為哪兩大類 ？隨機(jī)存取存儲(chǔ)器 RAM的可分為：動(dòng)態(tài)隨機(jī)存取存儲(chǔ) 24. 25. 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40. 41. 42. 器和靜態(tài)隨機(jī)存取存儲(chǔ)器。 如果構(gòu)成CMOS反相器的NMOS和PMOS管參數(shù)不對(duì)稱，則反相器的直流電壓傳輸 特性曲線將發(fā)生變化。在 VTN=-VTP 的情況下，如果 K

6、r=1，貝U Vit=0.5VDD ;如果 Kr 1,貝U Kr=KN/KP=1/n 。 常用摻雜方法：擴(kuò)散和離子注入。 PN結(jié)隔離SBC結(jié)構(gòu)工藝流程：襯底材料制備t埋層的形成tN型外延層的形成t隔 離區(qū)的形成t晶體管基區(qū)的形成t晶體管發(fā)射區(qū)和引線孔的形成t金屬化的形成。 集成電路的加工過(guò)程的三種基本操作：形成某種材料的薄膜；在各種材料的薄膜上形 成需要的圖形；通過(guò)摻雜改變材料的電阻率或雜質(zhì)類型。 NMOS晶體管可分為兩種類型：增強(qiáng)型 NMOS和耗盡型NMOS。 N+埋層的兩個(gè)作用：減小晶體管集電區(qū)串聯(lián)電阻和減弱寄生PNP管效應(yīng)。 輸入緩沖器兩方面作用：作為電平轉(zhuǎn)換的接口電路和改善輸入信號(hào)的驅(qū)

7、動(dòng)能力。 在門電路中，要使速度不退化，則串聯(lián)管子的導(dǎo)電因子要增大n倍，獲得最佳性能的設(shè) 計(jì)是：KNeff=KPeff。 形成材料薄膜的方法：化學(xué)汽相淀積（CVD ）、物理汽相淀積（PVD ）和低功耗方法。 版圖設(shè)計(jì)規(guī)則給出了三種尺寸限制： 、同一層次圖形之間的最小間距、 不同層次圖形之間的對(duì)準(zhǔn)容差，或叫套刻間距。 形成SOI材料的三種主要技術(shù)：注氧隔離技術(shù)、鍵合減薄技術(shù)、智能剝離技術(shù)。 在驅(qū)動(dòng)很大的負(fù)載電容時(shí)，需要設(shè)計(jì)合理的輸出緩沖器，需滿足：提供所驅(qū)動(dòng)負(fù)載需 要的電流、使緩沖器的 最小。 為了保證電路能正常工作，一般對(duì)電路的輸入邏輯電平有一個(gè)允許的變化范圍，在這 個(gè)輸入電平的變化范圍內(nèi)，可以

8、保證輸出邏輯電平正確。允許的輸入電平變化范圍就 是電路的 邏輯擺幅 。 QCE等比例縮小定律要求電源電壓減小a/K倍（1 VaV K）,在選擇a時(shí)可以根據(jù)實(shí) 際應(yīng)用需要分為高性能方案和低功耗方案。 PMOS晶體管可以分為：增強(qiáng)型 PMOS和耗盡型PMOS。 IC工藝進(jìn)入超大規(guī)模時(shí)代以后，SBC工藝已不能滿足集成電路發(fā)展的需要，主要有三 個(gè)原因：SBC結(jié)構(gòu)晶體管管芯面積大，集成度低；SBC結(jié)構(gòu)晶體管面積大，導(dǎo)致寄生 電容大，因此大大降低了電路的速度；由隔離墻P型區(qū)引入的PNP寄生晶體管可能導(dǎo) 致閂鎖效應(yīng)。 對(duì)CMOS反相器的直流噪聲容限有三種不同的定義方法：由極限輸出電平定義的噪聲 容限；由單位

9、增益點(diǎn)定義的噪聲容限；由反相器邏輯閾值定義的最大噪聲容限。 由于CMOS電路具有最大的邏輯擺幅、噪聲容限大，一般CMOS電路的設(shè)計(jì)主要是 考慮速度和面積要求。 在晶體管的EM模型中，端電流和端電壓之間的關(guān)系。 發(fā)射結(jié)注入電流 生電結(jié)汗入電流 “譏叫羽-1 Zc卜杵卜. 43. 影響MOS晶體管閾值電壓的因素有哪些 ？ 44. MOS管在不同工作狀態(tài)下本征電容值。 45. MOS晶體管的本征電容通常是指哪幾部分電容？MOS晶體管的寄生電容通常是指哪 幾部分電容？ 答：MOSFET本征電容包括：柵-襯電容CGB ;柵-源電容 CGS;柵-漏電容CGDMOSFET 寄生電容包括：柵-源、柵-漏覆蓋電

10、容；柵-襯底覆蓋電容；源、漏區(qū) pn結(jié)勢(shì)壘電容。 46. 連線寄生效應(yīng)對(duì)集成電路性能的影響。 答：連線寄生效應(yīng)的影響：連線存在著寄生電阻、電容；由于金屬的電阻率是基本不變的， 這將導(dǎo)致按比例縮小后電路內(nèi)連線的電阻增大；芯片面積增大使連線長(zhǎng)度增加，連線RC延 遲影響加大；連線寄生效應(yīng)對(duì)電路可靠性和速度帶來(lái)影響。 47. 小尺寸MOS器件中的二級(jí)效應(yīng)包括哪些？ 答：小尺寸MOS器件中的二級(jí)效應(yīng)包括：短溝道效應(yīng)；窄溝道效應(yīng)；飽和區(qū)溝道長(zhǎng)度調(diào)制 效應(yīng)；遷移率退化和速度飽和；熱電子效應(yīng)。 48. 對(duì)長(zhǎng)溝道MOS器件一般都采用簡(jiǎn)單的一維模型計(jì)算MOS晶體管的電流，試推導(dǎo)出線 性區(qū)和飽和區(qū)的簡(jiǎn)單電流方程（采

11、用以下近似：緩變溝道近似；強(qiáng)反型近似；只考慮 多子的漂移運(yùn)動(dòng)，忽略少子擴(kuò)散電流；近似認(rèn)為反型載流子的遷移率是常數(shù)；薄層電 荷近似） 49. 在MOS晶體管中，柵和源、漏區(qū)之間存在哪兩種邊緣效應(yīng)？ 50. 以富NMOSI路為例說(shuō)明電荷分享問(wèn)題對(duì)電路的影響。 4 r Mn T I DD 答: 廠 1*0) =0 DD 嘉 in (S hjb 出現(xiàn)電荷分拿的祭韓 話=0時(shí)* A=ft： 爐=1 時(shí)，4=1 = R始終灼趴 電荷分孚問(wèn)趁等效電路 5 DO Lk DD = (G 十 51. 晶體管采用共基極接法時(shí)，輸出特性曲線表現(xiàn)為：當(dāng)Vcb 0時(shí)，lc基本不隨Vcb變化， VCB V 0時(shí)，lc隨Vc

12、b的減小劇烈變小到 0,用EM模型分析上述現(xiàn)象。 答：IE不變反映VBE基本不變，由IC VBE fIesW 1) VBC G(eVt1) 當(dāng) vcbo 時(shí)，exp(VBC)1，則: Vt vbe I C F I ES (e t 1) I CS 上式反映在VCB0的條件下集電極電流 IC與VCB無(wú)關(guān)。 而當(dāng)VCB0時(shí)，即集電結(jié)正偏, exp( VBE VBC 不可忽略，得：lc FI ESe Vt IcseVt , 由此可見(jiàn)，VCB0條件下，隨 VCB 的減小IC減小，最后IC可以等于0. 52. SPICE中的MOS晶體管模型有哪些? 53.集成電路中的電阻可以用哪些方法形成？與 MOS 工

13、藝兼容的電阻包括哪些? 54. 依據(jù)MOS晶體管電容的簡(jiǎn)化模型，作為簡(jiǎn)單分析, 輸入、輸出電容可以近似取為什么? n f m 二 -III Lmt DB =+ 瓦心阿 55. 分區(qū)推導(dǎo)CMOS反相器的直流電壓傳輸特性。并畫出CMOS反相器的直流電壓傳輸 特性曲線。 答：（書上有詳細(xì)解） 0幻；上廠詫特點(diǎn):N-0 & P-L 特點(diǎn)；N-S & P-L 匚=臨一匚汁 比例因子 嚴(yán)特乩N-S & P S 心叫-環(huán)r=耳-心-心） *、7斤巴6） 打和二叱匚小皿+爲(wèi)特點(diǎn)：n-l a P-S 氐阮-忌r-r； -怙-G r卜-心-So F ,_1嚴(yán) -忌一嘰-忌）-疋（匚-咯-矗 DD X I ：工DD

14、 + F；P特點(diǎn)：NL & P-O 忌代育-卩爲(wèi)）仏嚴(yán)0 用 Jtk嶺Pbo+什八加 圧血1L T1 且 J 56. 根據(jù)一個(gè)四位二選一多路器真值表，寫出該邏輯表達(dá)式，并畫出該多路器的邏輯圖和 電路圖。 控制信號(hào) 輸出 Y3Y0 E S i i 0 i o 0 o i B3B0 o o A3A0 答：一個(gè)實(shí)際的四位 CMOS二選一多路器 】；=E(SAt +5r). S 57. 畫出實(shí)現(xiàn)Y (A B)C D邏輯功能的邏輯圖和電路圖，如果根據(jù)對(duì)電路性能的要 求確定了 Kpeff和KNeff，設(shè)計(jì)電路中每個(gè)管子的導(dǎo)電因子。 答：邏輯圖 Y=(A+B)C1) 對(duì)于給定功能，先畫出 NMOS電路，PM

15、OS與NMOS是對(duì)偶關(guān)系 電路圖 58. 如圖為集成電路光刻工藝中的幾個(gè)階段, 脫膜成型 (1) 請(qǐng)將其按工藝流程重新排序并說(shuō)明各步驟中的工藝名稱。 (2) 掩模中的T型區(qū)域是曝光區(qū)域還是掩蔽區(qū)域？為什么? (3) 簡(jiǎn)要說(shuō)明刻蝕(或腐蝕)的含義。 59.畫出實(shí)現(xiàn)Y A(B C) DE邏輯功能的CMOS電路圖, 如果根據(jù)對(duì)電路性能的要求 確定了 Kpeff和KNeff，設(shè)計(jì)電路中每個(gè)管子的導(dǎo)電因子。 lrcto 具體分析過(guò)程略，書上有詳細(xì)解，對(duì)于給定電路，根據(jù)NMOS邏輯塊確定電路功能。仍然用 等效反相器分析電路性能。 對(duì)直流特性分析要考慮不同輸入狀態(tài)；對(duì)瞬態(tài)特性分析要考慮最 壞情況。 60.給

16、出實(shí)現(xiàn)丫 ABC邏輯功能的兩種不同方案，并畫出相應(yīng)的邏輯圖。 61. PN結(jié)隔離SBC結(jié)構(gòu)工藝流程。 答：(1 )、襯底材料制備 (2) 、埋層的形成 (3) 、N型外延層的形成 (4) 、隔離區(qū)的形成 (5 )、晶體管基區(qū)的形成 (6)、晶體管發(fā)射區(qū)和引線孔的形成 (7 )、金屬化的形成 62.設(shè)計(jì)一個(gè)兩輸入與非門，要求在最壞情況下輸出上升時(shí)間和下降時(shí)間不大于0.5ns已 知：Cl=1PF,Vdd=5V,Vtn=0.8V,Vtp= 0.9V,采用 0.6m 工藝，有 Kn=120X 10-6A/V2, Kp 60 X 10-6A/V2。 解：(書上有詳細(xì)解) 根據(jù) flfp -0 111.9

17、- 2p -6fp2(1-葉)0.1 可闢 -7.4xl0(A/V) 同理可福到 人心二6 90A/V I 弗E門中2個(gè)啲05瞥宦聯(lián)心-二-14.8xlOl(A/V?) = 6.90jc10(a/Vj 最壞情況下只有個(gè)NIMO5管導(dǎo)通 心二 NrtT WP仁WP2=14.28 m, WN仁WN2=13.8 卩 m 63. 設(shè)計(jì)一個(gè)兩輸入或非門，要求在最壞情況下輸出上升時(shí)間和下降時(shí)間不大于0.5ns 已知：Cl=1PF，Vdd=5V，Vtn=0.8V，Vtp= -0.9V，采用 0.6 艸工藝，有 Kn =120 X-6A/V2, Kp =60 X-6A/V2。 解：書上有詳細(xì)解 64. 設(shè)計(jì)電

18、路Y AB C D ,工作頻率f=50MHZ , Vtn= -Vtp=0.8V，柵氧化層厚度 為500埃，卩n=40Q卩p=20Q L=2m , Vdd=5V，按全對(duì)稱求各管的寬度。 解：門電路圖略，同學(xué)自己畫出 按照全對(duì)稱設(shè)計(jì)，使等效反相器的上升時(shí)間和下降時(shí)間相等。根據(jù)對(duì)工作頻率的要求，等效 反相器的上升時(shí)間和下降時(shí)間由下式限定：tr=tf 1/2f=1 X 10-8 (s) 求得時(shí)間常數(shù)t r=5.79 X 10-9(s), 根據(jù)等效反相器中導(dǎo)電因子與時(shí)間常數(shù)的關(guān)系得到： 等效反相器中PMOS管的導(dǎo)電因子 Kpeff=3.45 X 10-5 等效反相器中NMOS管的導(dǎo)電因子Kneff=3.45 X 10-5 對(duì)于所設(shè)計(jì)電路，考慮最壞情況情況，兩個(gè)并聯(lián)的PMOS管A,B，只有一個(gè)管對(duì)負(fù)載電容 充電，即PMOS管ACD串聯(lián)或BCD并聯(lián)，相當(dāng)于把三個(gè)同樣寬度管子的溝道長(zhǎng)度串聯(lián)起 來(lái)，在溝道寬度不變的情況下，使溝道長(zhǎng)度增加二倍，因此導(dǎo)電因子減小2/3，因此PMOS 管導(dǎo)電因子都為 3Kpeff,即 KAP=KBP=KCP=KDP=3Keff 。