基于D觸發(fā)器機械去抖動電路設計

1、 天水師范學院天水師范學院TIANSHUI NORMAL UNIVERSITY數(shù)字電子技術與邏輯設計數(shù)字電子技術與邏輯設計設計報告設計報告 題 目：基于基于 D 觸發(fā)器的機械去抖動電路設計觸發(fā)器的機械去抖動電路設計學 院： 電子信息與電氣工程學院電子信息與電氣工程學院 專 業(yè)： 電子信息工程電子信息工程 班 級： 1 4 級電級電 信信 一一 班班 姓 名： 王亮亮王亮亮 汪小娟汪小娟 學 號: 20141060152 20141060151 2015 年年 12 月月 30 日日2目錄目錄1. 設計背景設計背景22. 設計要求設計要求23 電路組成框圖電路組成框圖.34.設計內容設計內容.4

2、.4.1二選一門電路.4.4.2數(shù)字去抖動電路設計.54.3 初值可預置型計數(shù)器設計.74.4 500HZ 和 1KHZ 的分頻104.58421BCD 譯碼的 verilog 語言.134.6 蜂鳴器.14.4.7動態(tài)掃描計數(shù)器與位選，選擇器.14.4.8十六進制 7 段顯示譯碼器程序.155.整體設計電路圖整體設計電路圖.166.6.引腳分配情況引腳分配情況17177.7.調試調試17178.8.實驗心得體會實驗心得體會18189.9.參考文獻參考文獻18183基于基于 D 觸發(fā)器的機械去抖動電路設計觸發(fā)器的機械去抖動電路設計1.設計背景設計背景作為機械開關的鍵盤，在按鍵操作時，由于機械觸

3、點的彈性及電壓突跳等原因，在觸點閉合或開啟的瞬間會出現(xiàn)電壓抖動。為保證按鍵觸發(fā)的準確性，在按鍵電壓信號抖動的情況下不能進行狀態(tài)輸入。為此必須進行抖動處理。消抖部分的信號一般有硬件和軟件兩種方法。硬件就是加抖動電路，這樣可以從根本上解決按鍵抖動問題。還可以用可編程邏輯器件設計相應的邏輯和時序電路，這里介紹一種使用 D 觸發(fā)器構成的電路，能去除含電子抖動的任意形式及幾乎任意頻率的信號，且能從電路上控制輸出信號的脈寬。這是一種更實用、功能更完善的電路。這種電路基本上就是濾波器，它可以將信號中的毛刺、隨機噪聲信號或電子抖動信號都“濾除” ，只讓真正的數(shù)據(jù)信號通過此電路?？傊褪菍⑤斎腚娖降碾s波分量濾除

4、，能準確的判斷電平變換。因此消除始終抖動是必要的2設計要求設計要求 （1 1） 在 Quartus | 下完成設計，根據(jù)課本第 6 章圖 640,設計一個機械鍵去抖動電路（圖中工作時鐘 CLK 為幾百 HZ） 。參照第 8 章圖 828 所示的同步可預置型計數(shù)器設計一個 14 進制計數(shù)器。計數(shù)器時鐘端 CLK 接去抖動電路的KEYOUT。（2 2）當每一次按鍵，如果計數(shù)器只加 1，表明去抖動電路良好；如果計數(shù)值增加大于 1，表明鍵的抖動尚未消除。（3）最終要能直觀地比較出加抖動電路和沒加去抖動電路的不同效果。43電路組成框圖電路組成框圖 該電路只要有二選一門電路、初值可預置型 14 進制計數(shù)器

5、、顯示譯碼器、數(shù)碼管、500HZ 的分頻如下圖所示。4.設計內容設計內容單個模塊的設計4.1 二選一門電路 二選一門電路數(shù)字消抖動電路1KHZ、500KHZ的分頻初值可預置型 14 進制計數(shù)器顯示譯碼器數(shù)碼管5該數(shù)據(jù)選擇器有兩個輸出信號（A 和 B）和一個控制輸入（S）一個輸出（OUT） 。當 S 為 1 的時候 OUT 選擇 A，當 S 為 0 的時候 OUT 選擇 B 簡單的表達具體化：輸入輸出AB二選一門電路.數(shù)字去抖動電路設計輸入輸出SOUT1A0B6如圖所示的電路由個觸發(fā)器和個輸入與門構成。電路有一個工作時鐘 CLK。4 個 D 觸發(fā)器鏈接成同步時序方式，即將它們的時鐘輸入端都連在一

6、起。工作時與時鐘同步工作，輸入信號以移位串行方式向前傳遞。其信號輸入口是KEYOUT。 分析此電路可以發(fā)現(xiàn)，其“濾波”功能的關鍵是這樣的，當信號被串入電路后，能在 KEYOUT 輸出脈沖信號的條件是，必須在 4 個 D 觸發(fā)器的輸出端 Q 都同時為 1，次與門才輸出高電平。由于干擾抖動信號是一群寬度狹窄的隨機信號，在串入時，很難十分整齊地同時使與門輸出為 1，而只有正常信號才足夠的寬度通過此電路，從而起到了“濾除”的功能。如果增加 D 觸發(fā)器的數(shù)量，可以一定程度上提高濾波性能。仿真結果如圖所示74.3 初值可預置型計數(shù)器設計與其他類型計數(shù)器相比，計數(shù)初值可預置型計數(shù)器的適用面更寬。如圖所示譯碼

7、器模塊 CNT4BIT 余右面的 4 位鎖存器構成了一個 4 為二進制計數(shù)器圖中比較器 COMP2 本質上就是一個 4 輸入與門，功能是當計數(shù)值為 1110 時，輸出一個高電平進位信號，它控制多路選擇器 MUX4 的數(shù)據(jù)通道的選擇信號端 S，當比較器 COMPF 的輸出端 R 為 0 即為低電平時 4 路選擇器 MUX4 會選通 A0 此后隨著時鐘連續(xù)出現(xiàn)，進行正常的累計加數(shù)。一旦計數(shù)器計到 1110 時，則輸出端 R為 1 即為高電平。選擇器會選通 A1，如果預置數(shù)不改變，則計數(shù)器將從初始值開始累計加數(shù)。仿真結果如圖所示8圖中元件 CNT4BIT 是由 verilog 源代碼編寫以下為其程序

8、：圖中元件 MUX4 是由 verilog 源代碼編寫以下為其程序：9圖中元件 DFF4 是 4 位寄存器，寄存器在數(shù)字電路中，是用來存放二進制數(shù)據(jù)或代碼的電路。寄存器是有具有存儲功能的觸發(fā)器組合起來的。一個觸發(fā)器可以存儲移位二進制代碼，存放 N 位二進制代碼的寄存器，需要用 N 個觸發(fā)器來構成。從邏輯結構上看，移位寄存器有以下兩個顯著特征：（一）移位寄存器是由相同的寄存單元所組成的。一般來說是，寄存單元的個數(shù)就是移位寄存器的位數(shù)，每個寄存單元的輸出與其相鄰的下一個寄存單元的輸入之間的連接方式也不同。（二）所有寄存單元共用一個時鐘，在公共時鐘的作用下，各個寄存單元的工作時同步的。在沒輸入一個時

9、鐘脈沖，寄存器的數(shù)據(jù)就像上或向下移動一位。10圖中元件 COMPF 是由 verilog 源代碼編寫以下為其程序：4.4 500HZ 和 1KHZ 的分頻 50MHZTO4MHZ 分頻的 verilog 源代碼以下為其程序11對 Half_Int_Divd 的封裝如圖所示4MHZO500HZ 和 4MHZTo1KHZ 的分頻的封裝12在封裝一次可得134.6 8421BCD 譯碼的 verilog 語言 封裝可得如圖所示144.6 蜂鳴器 工作原理 CO 與 1KHZ 為進位輸入，其中 1KHZ 相當于一個高電平即為 1，由 CO控制蜂鳴器，使低電平時蜂鳴器報警。1KHZCOBEEP10111

10、04.7 動態(tài)掃描計數(shù)器與位選，選擇器154.8 如下位十六進制 7 段顯示譯碼器程序165. 整體設計電路圖整體設計電路圖17原理原理；該電路是由二選一門電路、初值可預置型 14 進制計數(shù)器、顯示譯碼器、數(shù)碼管、500HZ 的分頻組成的。撥碼開關控制抖動電路，當撥碼開關為1 時，二選一門電路會選通加抖動的電路當每按一次鍵可預置型計數(shù)器計數(shù)值只增加 1，門電路會選通沒加抖動的電路當每按一次鍵可預置型計數(shù)器計數(shù)值增加大于 1?？深A置計數(shù)器人為規(guī)定初值，比如說 4，當每一次進位后它從 4 開始依次增加。當增加到 13 時，給輸入一個按鍵就會進位，此時數(shù)碼管上會顯示初值 4.蜂鳴器也會此時報警。從計

11、數(shù)器出來的計數(shù)值會通過總線輸出段碼顯示在數(shù)碼管上。.測試中出現(xiàn)的問題測試中出現(xiàn)的問題剛開始時選通兩位數(shù)碼管顯示時，數(shù)碼管出現(xiàn)同樣的兩個數(shù)。解決方法是用 verilog 編寫了一個程序，圖 4.6 所示，把它放在顯示譯碼器模塊之前就解決了兩位一樣的情況。6引腳分配情況引腳分配情況187. 調試調試在設計中毫無疑問，會遇到許多問題，這就需要不斷的調試，通過實踐反復的測試，結合理論，不斷改善，才能得到預期的結果。19 8.8. 實驗心得體會實驗心得體會在做數(shù)電設計的實驗前,我以為不會難做,就像以前做實驗一樣,做完實驗,然后兩下子就將實驗報告做完.直到做完測試實驗時,我才知道其實并不容易做,但學到的知識與難度成正比,使我受益匪淺.在做實驗前,一定要將課本上的知識吃透,因為這是做實驗的基礎,否則,在老師講解時就會聽不懂,這將使你在做實驗時的難度加大,浪費做實驗的寶貴時間.比如做計數(shù)器,你要清楚它的 verilog 語言,如果你不清楚,在做實驗時才去摸索,這將使你極大地浪費時間,使你事倍功半.做實驗時,一定要親力親為,務必要將每個步驟,每個細節(jié)弄清楚,弄明白,實驗后,還要復習,思考,這樣,你的印象才深刻,記得才牢固,否則,過后