FPGA的配置引腳說明

1、FPGA 是基于 SRAM 編程的，編程信息在系統(tǒng)掉電時會丟失，每次上電時，都 需要從器件外部的 FLASH 或 EEPROM 中存儲的編程數(shù)據(jù)重現(xiàn)寫入內(nèi)部的 SRAM 中。FPGA 在線加載需要有 CPU 的幫助，并且在加載前 CPU 已經(jīng)啟動 并工作。FPGA 勺加載模式主要有以下幾種：1) .PS 模式(Passive Serial Con figuration Mode)，即被動串行加載模式。PS模式適合于邏輯規(guī)模小，對加載速度要求不高的 FPGArn 載場合。在此 模式下，加載所需的配置時鐘信號 CCLK 由 FPGA 外部時鐘源或外部控制信號提 供。另外，PS 加載模式需要外部微控

2、制器的支持。2) .AS 模式(Active Serial Configuration Mode)，即主動串行加載模式。在 AS 模式下，F(xiàn)PGA 主動從外部存儲設(shè)備中讀取邏輯信息來為自己進行配置，此模式的配置時鐘信號 CCLK 由 FPGA 內(nèi)部提供。3) .PP 模式(Passive Parallel Configuration Mode)，即被動并行加載模式。此模式適合于邏輯規(guī)模較大，對加載速度要求較高的 FPGA 加載場合。PP 模式下，外部設(shè)備通過 8bit 并行數(shù)據(jù)線對 FPGA4 行邏輯加載，CCLK 言號由外 部提供。4) .BS 模式(Boundary Scan Config

3、uration Mode)，即邊界掃描加載模式。也就是我們通常所說的 JTAG 加載模式。所有的 FPGA 芯片都有三個或四個 加載模式配置管腳，通過配置 MESL0.3來選取不同的加載模式。首先來介紹 下 PS 加載模式，各個廠商 FPGA 產(chǎn)品的 PS 加載端口定義存在一些差異， 下面就 對目前主流的三個 FPGAT 商 Altera,Xilinx,Lattice的 PS 加載方式進行介紹。Altera 公司的 FPGA 產(chǎn)品 PS 加載接口如下圖所示。CONFiC_.DGUE nSTATGSid燈tcraFPGAnCEQCONFIGMSELODCLKMSEL1DATAOMSEL2MSEL

4、3J1) .C0NFIG_D0NE加載完成指示輸出信號，I/O 接口，高有效，實際使用中通過 4.7K 電阻上 拉到 VCC 使其默認狀態(tài)為高電平，表示芯片已加載完畢，當FPGA 正在加載時，會將其驅(qū)動為低電平。2) . nSTATUS:芯片復(fù)位完成狀態(tài)信號，I/O 接口，低有效，為低時表示可以接收來自外 部的加載數(shù)據(jù)。實際使用中通過 4.7K 電阻上拉到 VCC 使其默認狀態(tài)為高，表 示不接收加載數(shù)據(jù)。3) . nCE:芯片使能管腳，輸入信號，低有效，表示芯片被使能。當nCE 為高電平時，芯片為去使能狀態(tài)，禁止對芯片進行任何操作。對于單FPGA 芯片單板，nCE 直接接 GNDSP 可，而對

5、于多 FPGAS 片單板，第一片芯片的 nCE 接 GND 下 一芯片的nCE 接上一芯片的 nCEO4) . nCEO:使能輸出信號， 當芯片加載完成時， 該管腳輸出為低電平， 未加載完成時 輸出為高電平。對于單 FPGA 芯片單板，nCEO 懸空，對于多 FPGAS 片單板， nCE 聚下一芯片的 nCE5). nCONFIG:啟動加載輸入信號，低電平時表示外部要求FPGA 需要重新加載，復(fù)位FPGA 芯片，清空芯片中現(xiàn)有數(shù)據(jù)。實際使用中該管腳通過4.7K 電阻上拉到VCC 使其默認狀態(tài)為高。6).DCLK:加載數(shù)據(jù)參考時鐘。PS 模式下為輸入，AS 模式下為輸出7) .DATA0:加載數(shù)

6、據(jù)輸入，輸入信號。8) .MSEL0:3:加載模式配置管腳?？刂萍虞d模式I/OI/OCPLD/FP&AI/OI/O-MFPGA MEOnCONFIGISBLODCLESELlDATAO(SEL2MSEL3COtIGJONE nffTATUSCONFIGMSELODdKHSEL1EATAOMSEL3CPUCONFIG_DONEnffTATUS數(shù)據(jù)揑制誦口審.仃協(xié)載端FTnC區(qū)AlteranCE 21 era FPGA MEO上圖為利用 CPLT 展 I/O 端口對多片 FPGA 進行 PS 加載的硬件連接實 例。CPL可以利用自己的 I/O 端口來對 FPGAt 行直接加載，不過，由于

7、CPU 勺 I/O 端口有限，在大多數(shù)情況下，都是利用擴展 I/O 端口，擴展器件可以是 CPLD 或 FPGA 不過在大多數(shù)情況下都是 CPLD 上圖為同步加載方案，兩片 FPGA 勺 nCE 管腳都接 GND 所以兩片 FPGA 勺加載操作會同時開始和結(jié)束，此種 設(shè)計方案適用于兩片 FPGA 來自同一個廠家，并且邏輯數(shù)據(jù)相同。如果兩片 FPGA 勺邏輯數(shù)據(jù)不同，貝嚅要采取異步加載模式，如下圖所示。CPU如上圖所示，第一片芯片的 n CEO 俞出管腳與第二片芯片的 nCE 管腳連接，當?shù)谝黄酒虞d邏輯時，n CEO 俞出高電平，將第二片芯片禁止，直到第 一片芯片加載完成時，n CEO 俞出

8、低電平，讓第二片芯片使能，然后開始接收加辦 載數(shù)據(jù)。FPGA 勺加載流程1) .CPU 的 I/O 端口或擴展 I/O 端口將 FPGA 勺 nCONFIG 啟動加載輸入信號驅(qū)動為低，通知 FPGA 去完成加載前的準備工作(復(fù)位芯片，清空 FPGA 內(nèi)部數(shù)1/0I/OCPLD/FPGAI/OVOI/OCONFIG_DONEnTATU3門CE AlteraFPGACONFIGI SELODCLKK.SEL1DATAOISEL2CONF1G_DONESTATUSCE Al teraFP&iME。CQHFICMSELO；DCLKJflSHllDATAOMSEL2據(jù))。2).FPGA 完成準備

9、工作，將 nSTATUS 芯片復(fù)位完成狀態(tài)信號信號驅(qū)動為 低，表示準備工作已完成，可以接收加載數(shù)據(jù)。3) .CPU 對 FPGA 加載邏輯，在此期間，F(xiàn)PGA 各 CONFIG_DONftl 載完成信號驅(qū)動為低，表示正在加載。4) .加載完成后，F(xiàn)PGA 各 CONFIG_DONE 動為高，通知 CPU 加載已完成。如果加載過程出現(xiàn)錯誤，需要重新加載的話，F(xiàn)PGA 會將 CONFIG_DONE保持為低，通知 CPU 重新加載。Xilinx 公司 FPGA 產(chǎn)品的邏輯加載端口信號跟 Altera 公司的有點差別，如下圖所示DONEXilinxFPGAD_OUTPROGRICiCCLKItlD_I

10、N121).DONE:加載完成指示信號，I/O 信號，OD 俞出，低有效，使用時需要上拉到 VCC 此信號與 Altera 芯片的 CONFIG_DON 信號功能相同。2).INTI_B : I/O 信號，OD 輸出，在配置模式采樣之前，此信號為輸入，為低電平時，表示延遲配置。在配置模式采樣后，用于指示配置 過程中是否有CRC 錯誤，為低電平時表示有 CRC 錯誤。使用時需要上拉到 VCC3).PROG_B:輸入信號，低電平時，異步復(fù)位芯片，為接收 加載數(shù)據(jù)作準備。與 Altera 芯片的 nCONFlG 言號功能相同。4).CCLK : I/O 信號，JTAG 模式外的所有配置模式下的時鐘輸

11、入。5).D_IN :輸入信號，加載數(shù)據(jù)輸入，與 CCLK 言號的上升沿同步。6).D_0UT:輸出信號，串行數(shù)據(jù)輸出。當 FPGA 芯片配置為 bypass 模式時，D_IN 可以直接透傳過芯片從 D_OUTf 腳輸出。Xilinx 芯片 PS 加載的硬件連接方式同 Altera 芯片的相同， 這里就不畫了，同樣的，Xili nx 芯片多片加載時也支持同步和異步兩種方式。 同步方式下，加載數(shù)據(jù)分別跟每一片F(xiàn)PGA 芯片的 D_IN 信號連接。異步方式下，前一芯片的 D_OU 接后一芯片的 D_IN，等前一芯片加載完畢后，切換到 bypass 模式，數(shù)據(jù)直接從 D_OUTf 腳透傳過去給后面一

12、片芯片加載。Lattice 公司的 FPGA 產(chǎn)品邏輯加載端口跟 Xilinx 很相似，如下 圖所示。DONEINTINLattFPGAnonrCFGOCCLKCFGlDICFG2CFG 是加載模式配置管腳，PROGRAMME 載控制管腳，輸入 信號，低電平進入加載狀態(tài)。DI 是加載數(shù)據(jù)輸入管腳，非加載狀態(tài)下可作為普 通 I/O 端口使用。下面是 Lattice FPGA 芯片的 PS 和 AS 加載模式混合使用的實 例， 如下圖所示。如上圖所示， 左邊的 FPGA 使用 AS 模式， 通過 CPU 勺 SPI 接口給自己 加載邏輯，時鐘信號 CCLK 由左邊的 FPGA 提供，等左邊的 FP

13、GA 加載完成后，它 會作為主控制器給右邊的 FPGA 加載， 此時的加載方式為 PS 模式。 CPU 通過 I/O 口與兩片 FPGA 勺 PROGRAMS相連，可以控制加載的先后順序。PP 加載模式Altera 芯片的并行加載端口與串行加載差不多，只是數(shù)據(jù)寬度由1 位增加到8 位。vccvccLattlceFPGAASCCLKPKOGRMfc DIMDONE NTIMMO Ml m2DINCCLK DOUILatticeFPGAPSCPUSPICLKSPISII/OI/O I/OPROGFMWDONE INTinMO Ml M2DOUTXili nx 芯片的并行加載端口與串行加載端口相比，多出如下信號線：1).數(shù)據(jù)寬度由 1 位增加到 8 位；2) .D0UT_BUSY 回讀數(shù)據(jù) Ready 指示信號。3) .CS_B :芯片加載選擇管腳，低有效；4) .RPWD_B 讀寫控制信號，低電平為寫，高電平為讀。Lattice 芯片的并行加載端口與串行加載端口相比，多處如下信號線：1).CSN/CS1N:加載啟動信號，CSN 或 CS1N 為高時，D7:0和 BUSY變?yōu)楦撸籆SN 和 CS1N 同為高時，flow_through 和 bypass 寄存器將被復(fù) 位；