復(fù)雜的可編程邏輯器件(CPLD)

1、4、復(fù)雜的可編程邏輯器件（復(fù)雜的可編程邏輯器件（CPLD） 隨著集成工藝的發(fā)展，隨著集成工藝的發(fā)展，PLD的集成規(guī)模已經(jīng)有了的集成規(guī)模已經(jīng)有了很大的改變。很大的改變。CPLD就是一種集成度遠(yuǎn)遠(yuǎn)高于就是一種集成度遠(yuǎn)遠(yuǎn)高于PAL和和GAL的電路。的電路。 CPLD有兩大類：有兩大類： 基本結(jié)構(gòu)的基本結(jié)構(gòu)的CPLD-仍然保持仍然保持GAL的特點(diǎn)，與陣的特點(diǎn)，與陣列加宏單元結(jié)構(gòu)。主要是規(guī)模擴(kuò)大，其次在相鄰乘積列加宏單元結(jié)構(gòu)。主要是規(guī)模擴(kuò)大，其次在相鄰乘積項(xiàng)的利用、觸發(fā)器結(jié)構(gòu)方面也有所改進(jìn)。項(xiàng)的利用、觸發(fā)器結(jié)構(gòu)方面也有所改進(jìn)。 分區(qū)陣列結(jié)構(gòu)的分區(qū)陣列結(jié)構(gòu)的CPLD-將整個(gè)器件劃分為若干將整個(gè)器件劃分為若

2、干個(gè)區(qū)域，每個(gè)區(qū)域相當(dāng)于一個(gè)個(gè)區(qū)域，每個(gè)區(qū)域相當(dāng)于一個(gè)GAL，通過(guò)全局互連總，通過(guò)全局互連總線將各個(gè)區(qū)域連接起來(lái)。線將各個(gè)區(qū)域連接起來(lái)。 下面介紹一下分區(qū)陣列結(jié)構(gòu)的幾種形式。下面介紹一下分區(qū)陣列結(jié)構(gòu)的幾種形式。 分區(qū)陣列結(jié)構(gòu)有以下幾種形式：分區(qū)陣列結(jié)構(gòu)有以下幾種形式： 通用互連陣列通用互連陣列UIM結(jié)構(gòu)結(jié)構(gòu) 多陣列矩陣多陣列矩陣MAX結(jié)構(gòu)結(jié)構(gòu) 靈活邏輯單元陣列靈活邏輯單元陣列FLEX結(jié)構(gòu)結(jié)構(gòu) 其他結(jié)構(gòu)形式其他結(jié)構(gòu)形式 CPLD舉例舉例（以（以FLEX結(jié)構(gòu)的結(jié)構(gòu)的EPF10K20為例）為例） LE邏輯單元邏輯單元-最小的邏輯單位最小的邏輯單位 邏輯陣列塊邏輯陣列塊LAB 由由8個(gè)個(gè)LE及控制、互

3、連、級(jí)聯(lián)進(jìn)位信號(hào)組成。及控制、互連、級(jí)聯(lián)進(jìn)位信號(hào)組成。 嵌入陣列塊嵌入陣列塊EAB 由輸入輸出端帶有寄存器的由輸入輸出端帶有寄存器的 RAM / ROM 組成。組成。 CPLD的主要特點(diǎn)：的主要特點(diǎn)： 可重復(fù)編程、擦除或配置數(shù)據(jù)?？芍貜?fù)編程、擦除或配置數(shù)據(jù)。 采用多種存儲(chǔ)器類型采用多種存儲(chǔ)器類型EPROM、E2PROM、FLASH 和和SRAM等，高（密度、速度、可靠性），低功耗。等，高（密度、速度、可靠性），低功耗。 內(nèi)部時(shí)間延遲固定、可預(yù)測(cè)，易消除冒險(xiǎn)競(jìng)爭(zhēng)。內(nèi)部時(shí)間延遲固定、可預(yù)測(cè)，易消除冒險(xiǎn)競(jìng)爭(zhēng)。 有多級(jí)加密位，具有較好的保密性。有多級(jí)加密位，具有較好的保密性。 5、現(xiàn)場(chǎng)可編程門陣列、現(xiàn)

4、場(chǎng)可編程門陣列 FPGA FPGA是另一種高密度是另一種高密度PLD芯片。它由三個(gè)可編程芯片。它由三個(gè)可編程模塊組成，編程的結(jié)果存放在一個(gè)模塊組成，編程的結(jié)果存放在一個(gè)SRAM中，所以需要中，所以需要上電時(shí)下載編程數(shù)據(jù)。上電時(shí)下載編程數(shù)據(jù)。 FPGA三個(gè)模塊之間的關(guān)系如下：三個(gè)模塊之間的關(guān)系如下： 下面簡(jiǎn)單介紹下面簡(jiǎn)單介紹FPGA的三種模塊的三種模塊 可配置邏輯模塊可配置邏輯模塊CLB可編程可編程 I/O 模塊模塊 （IOB） 可編程內(nèi)部互連資源（可編程內(nèi)部互連資源（ICR） FPGA的特點(diǎn)：的特點(diǎn)： 采用采用SRAM編程技術(shù)，高（密度、速度、可靠性），編程技術(shù)，高（密度、速度、可靠性）， 低

5、功耗。但每次上電后要重新寫(xiě)入編程。低功耗。但每次上電后要重新寫(xiě)入編程。 結(jié)構(gòu)靈活，結(jié)構(gòu)靈活，CLB、IOB和和ICR均可編程，便于實(shí)現(xiàn)均可編程，便于實(shí)現(xiàn) 各種組合和時(shí)序邏輯電路。各種組合和時(shí)序邏輯電路。 不同延時(shí)的內(nèi)部連線混合使用，使傳輸延時(shí)不可不同延時(shí)的內(nèi)部連線混合使用，使傳輸延時(shí)不可 預(yù)測(cè)。預(yù)測(cè)。 FPGA和和CPLD的設(shè)計(jì)編程都有相應(yīng)的軟件平臺(tái)，可的設(shè)計(jì)編程都有相應(yīng)的軟件平臺(tái)，可以方便地完成以下幾個(gè)功能：以方便地完成以下幾個(gè)功能： 設(shè)計(jì)輸入設(shè)計(jì)輸入 用邏輯圖或硬件描述語(yǔ)言用邏輯圖或硬件描述語(yǔ)言 前仿真前仿真 布局布線前，先驗(yàn)證電路功能是否有效。布局布線前，先驗(yàn)證電路功能是否有效。 編譯編

6、譯 將高層行為設(shè)計(jì)轉(zhuǎn)為底層網(wǎng)表數(shù)據(jù)。將高層行為設(shè)計(jì)轉(zhuǎn)為底層網(wǎng)表數(shù)據(jù)。 優(yōu)化優(yōu)化 簡(jiǎn)化電路規(guī)模。簡(jiǎn)化電路規(guī)模。 布局布線布局布線 針對(duì)針對(duì)FPGA或或CPLD作出具體規(guī)劃設(shè)計(jì)。作出具體規(guī)劃設(shè)計(jì)。 后仿真后仿真 根據(jù)實(shí)際布局布線的根據(jù)實(shí)際布局布線的RC參數(shù)再次驗(yàn)證電路參數(shù)再次驗(yàn)證電路 功能、時(shí)序。功能、時(shí)序。 編程編程 對(duì)芯片進(jìn)行實(shí)際連線。對(duì)芯片進(jìn)行實(shí)際連線。 附加說(shuō)明：附加說(shuō)明：VHDL硬件描述語(yǔ)言硬件描述語(yǔ)言 硬件描述語(yǔ)言（硬件描述語(yǔ)言（HDL=Hardware DescriptionLanguage ) 是一種用來(lái)描述硬件電路功能的規(guī)范性語(yǔ)言。是一種用來(lái)描述硬件電路功能的規(guī)范性語(yǔ)言。它和編寫(xiě)

7、計(jì)算機(jī)程序所用的高級(jí)語(yǔ)言十分相似。有源文它和編寫(xiě)計(jì)算機(jī)程序所用的高級(jí)語(yǔ)言十分相似。有源文件，可編譯成編程數(shù)據(jù)，有庫(kù)資源可供利用。件，可編譯成編程數(shù)據(jù)，有庫(kù)資源可供利用。 用用HDL設(shè)計(jì)邏輯電路已成為一種嶄新的硬件電路設(shè)設(shè)計(jì)邏輯電路已成為一種嶄新的硬件電路設(shè)計(jì)方法。計(jì)方法。 硬件描述語(yǔ)言有多種形式，互不兼容。由美國(guó)國(guó)防硬件描述語(yǔ)言有多種形式，互不兼容。由美國(guó)國(guó)防部設(shè)計(jì)的部設(shè)計(jì)的VHDL語(yǔ)言是最具代表性的，已成為一種標(biāo)準(zhǔn)語(yǔ)言是最具代表性的，已成為一種標(biāo)準(zhǔn)的硬件描述語(yǔ)言。的硬件描述語(yǔ)言。 用用VHDL設(shè)計(jì)硬件電路有許多優(yōu)點(diǎn)，如比原理圖容設(shè)計(jì)硬件電路有許多優(yōu)點(diǎn)，如比原理圖容易閱讀、表達(dá)形式簡(jiǎn)單、易于修改、易于保存，便于借易閱讀、表達(dá)形式簡(jiǎn)單、易于修改、易于保存，便于借用已有設(shè)計(jì)（庫(kù)調(diào)用），用已有設(shè)計(jì)（庫(kù)調(diào)用）， 等等。等等。 學(xué)習(xí)學(xué)習(xí)VHDL語(yǔ)言的語(yǔ)法格式、規(guī)則有專門的課程，也語(yǔ)言的語(yǔ)法格式、規(guī)則有專門的課程，也可以自己看書(shū)學(xué)習(xí)。希望同學(xué)們有時(shí)間關(guān)心一下有關(guān)這方可以自己看書(shū)學(xué)習(xí)。希望同學(xué)們有時(shí)間關(guān)心一下有關(guān)這方面的