數(shù)字電路課程設(shè)計(jì)報(bào)告及仿真秒表

1、-PAGE . z- . - .可修編-電子電路CAD課程設(shè)計(jì)報(bào)告學(xué)院: 電力學(xué)院專(zhuān)業(yè): 電子科學(xué)與技術(shù)學(xué)期： 2014-2015第一學(xué)期*: 201110919: 胡玉西 指導(dǎo)教師:譚聯(lián)-. z目 錄 設(shè)計(jì)概述 2 1.1課題說(shuō)明.21.2 設(shè)計(jì)容.2 1.3 設(shè)計(jì)要求.2 1.4 總體設(shè)計(jì)思路.2第二章 單元電路的設(shè)計(jì)3 2.1 分頻進(jìn)位功能的實(shí)現(xiàn).32.2 分頻電路.42.3 計(jì)數(shù)電路.42.4 計(jì)數(shù)清零功能的實(shí)現(xiàn).42.5 開(kāi)關(guān)驅(qū)動(dòng)電路.5 原理圖繪制 6 仿真圖總 結(jié)10參考文獻(xiàn) 101. 實(shí)驗(yàn)設(shè)計(jì)指標(biāo)及要求：1.1課題說(shuō)明： 在體育比賽、時(shí)間準(zhǔn)確測(cè)量等場(chǎng)合通常要求計(jì)時(shí)精度到1%秒即

2、10 ms甚至更高的計(jì)時(shí)裝置，數(shù)字秒表是一種準(zhǔn)確的計(jì)時(shí)儀表，可以擔(dān)當(dāng)此任。本課題的設(shè)計(jì)任務(wù)設(shè)計(jì)一個(gè)以數(shù)字方式顯示的計(jì)時(shí)器，即數(shù)字秒表。1.2設(shè)計(jì)容：數(shù)字秒表需求分析，信號(hào)及屬性定義；電路原理設(shè)計(jì)、分析、參數(shù)計(jì)算，畫(huà)出電路原理圖；電路安裝與實(shí)驗(yàn)測(cè)試。1.3設(shè)計(jì)要求：量程99.99 S，計(jì)時(shí)精度1%秒，計(jì)時(shí)結(jié)果動(dòng)態(tài)顯示，十進(jìn)制格式；設(shè)置啟動(dòng)、去除信號(hào)，去除信號(hào)使輸出結(jié)果，使電路復(fù)位到初始狀態(tài)；設(shè)置暫停、停頓信號(hào)，暫停、停頓時(shí)均保持當(dāng)前結(jié)果，直到去除信號(hào)有效時(shí)止；1.4總體設(shè)計(jì)思路： 數(shù)字秒表由4個(gè)局部組成：準(zhǔn)確的時(shí)鐘源、十進(jìn)制計(jì)數(shù)器、譯碼器、七段碼或液晶顯示電路。 時(shí)鐘源產(chǎn)生符合精度要求的基準(zhǔn)時(shí)鐘

3、，本設(shè)計(jì)中取10毫秒即可。十進(jìn)制計(jì)數(shù)器需要4個(gè)，分別對(duì)應(yīng)4個(gè)十進(jìn)制位，輸出為BCD碼。假設(shè)采用七段碼顯示器則譯碼器完成BCD到七段碼的譯碼，由4位顯示電路動(dòng)態(tài)顯示結(jié)果。 綜上所述，數(shù)字秒表應(yīng)具有以下構(gòu)造如圖1所示：譯碼驅(qū)動(dòng)電路顯示電路高位計(jì)數(shù)器低位計(jì)數(shù)器基準(zhǔn)時(shí)鐘電路輸入控制邏輯四無(wú)圖 12.單元電路設(shè)計(jì)：2.1分頻、進(jìn)位功能的實(shí)現(xiàn)：數(shù)字秒表由四局部組成：準(zhǔn)確的時(shí)鐘源，十進(jìn)制計(jì)數(shù)器，譯碼器，七段碼顯示電路。本實(shí)驗(yàn)設(shè)計(jì)時(shí)鐘脈沖源采用電路板上的1000HZ脈沖，74ls90芯片具有2-5-10進(jìn)制功能，由5片74ls90芯片構(gòu)成分頻、計(jì)數(shù)電路，第一片74ls90芯片將直接輸入的1000HZ脈沖源分成

4、100HZ，后四片74ls90芯片再逐次進(jìn)展10H、1HZ、0.1HZ的分頻工作，與此同時(shí)后4片74ls90芯片組成十進(jìn)制計(jì)數(shù)器與四個(gè)終端顯示由七段譯碼顯示器連接以顯示電路輸出結(jié)果。74ls90功能表：CPaQ3Q2Q1Q001234567890000000011000011110000110011000101010101 圖2 74ls90管腳圖 表1 74ls90 BCD十進(jìn)制計(jì)數(shù)時(shí)序2.2 分頻電路如圖3：圖32.3 計(jì)數(shù)電路： 此電路需要4個(gè)十進(jìn)制計(jì)數(shù)器，4個(gè)計(jì)數(shù)器由低位到高位連接起來(lái)，每一級(jí)的輸入脈沖是前一級(jí)的十分之一，輸出則需要正確連接七段碼顯示電路，其電路如圖4。 圖 4注：12

5、，9，8，11腳分別接數(shù)碼管2.4 計(jì)數(shù)、清零功能的實(shí)現(xiàn)：將CKB與Q0相連，時(shí)鐘脈沖從CKA輸入，構(gòu)成8421BCD碼十進(jìn)制計(jì)數(shù)器。74ls90有兩個(gè)清零端R0(1)、R0(2)和兩個(gè)置九端R9(1)、R9(2)。在此電路中僅使用其清零功能見(jiàn)表2：R0(1) R0(2) R9(1) R9(2)Q3 Q2 Q1 Q011 0 *11 * 0* * 1 10 0 0 00 0 0 01 0 0 1* 0 * 00 * 0 *0 * * 0* 0 0 *計(jì)數(shù)表 2當(dāng)R0(1) R0(2)都接高電平時(shí)，實(shí)現(xiàn)清零功能。當(dāng)R0(1) R0(2)都接低電平時(shí)，實(shí)現(xiàn)計(jì)數(shù)功能。故將4個(gè)十進(jìn)制計(jì)數(shù)器的R0(1)

6、 R0(2)相連，由開(kāi)關(guān)S2控制，實(shí)現(xiàn)計(jì)數(shù)和清零功能。U5A74LS08123U6A74LS081232.5 開(kāi)關(guān)驅(qū)動(dòng)電路如圖5：圖 5 當(dāng)S1翻開(kāi)時(shí)，脈沖不可以通過(guò)與門(mén)，計(jì)數(shù)電路就會(huì)停頓，實(shí)現(xiàn)暫停功能，當(dāng)S1閉合時(shí)，恢復(fù)計(jì)數(shù)；當(dāng)S1閉合，S2斷開(kāi)時(shí)，R0(1) R0(2)都接低電平，實(shí)現(xiàn)計(jì)數(shù)功能。當(dāng)S1閉合，S2閉合時(shí)，R0(1) R0(2)都接高電平，實(shí)現(xiàn)清零功能。將S1和S2想與是為了實(shí)現(xiàn)當(dāng)電路處于暫停狀態(tài)時(shí)不能使用清零功能。2.6 總體電路設(shè)計(jì)：把三局部電路連接起來(lái)就得到了整個(gè)秒表的電路圖如圖6。圖 6 首先S1為斷開(kāi)狀態(tài)，S2也為斷開(kāi)狀態(tài)，秒表顯示為四個(gè)0，即清零狀態(tài)；這時(shí)如果突然將

7、S1閉合，則秒表開(kāi)場(chǎng)工作，如果再將S1斷開(kāi)的話(huà)，秒表就會(huì)清零；要想將秒表暫停，先把S1閉合，再將S2閉合即可。系統(tǒng)仿真如下：開(kāi)關(guān)1、2均閉合清零，開(kāi)關(guān)2翻開(kāi)開(kāi)場(chǎng)計(jì)時(shí)：開(kāi)關(guān)1、2均翻開(kāi)時(shí)清零，此時(shí)閉合1繼續(xù)計(jì)時(shí)：開(kāi)關(guān)1、2均閉合暫停，開(kāi)關(guān)2翻開(kāi)開(kāi)場(chǎng)計(jì)時(shí)3 參考文獻(xiàn):1 工業(yè)大學(xué)數(shù)字電路課程組編 實(shí)驗(yàn)與課程設(shè)計(jì)實(shí)訓(xùn)2 電子科技大學(xué)數(shù)字電子技術(shù)根底 4實(shí)驗(yàn)總結(jié)和心得體會(huì)：通過(guò)本次課程設(shè)計(jì)，把我們?cè)谡n堂上學(xué)到的數(shù)字電路知識(shí)運(yùn)用到實(shí)際當(dāng)中。如各種常見(jiàn)芯片的功能，各種組合邏輯電路和時(shí)序邏輯電路的設(shè)計(jì)，在此次設(shè)計(jì)中，當(dāng)然會(huì)遇到許多問(wèn)題，畢竟這是第一次做一個(gè)很實(shí)際的硬件的器件。在進(jìn)展一個(gè)綜合性的硬件設(shè)計(jì)時(shí)，要全面考慮問(wèn)題，如想用其他信號(hào)來(lái)控制一個(gè)信號(hào)，就要考慮到和這個(gè)信號(hào)直接或間接關(guān)系的信號(hào)，必須是最重要相關(guān)的信號(hào)，然后用真值表來(lái)解決他們的關(guān)系，通過(guò)門(mén)電路來(lái)實(shí)現(xiàn)。當(dāng)我們拿到一個(gè)課題時(shí)，一定要先仔細(xì)分析要求，然后做出總體設(shè)計(jì)方案，再進(jìn)一步細(xì)化各單元電路，最后將整個(gè)電路組合在一起，畫(huà)出最終的邏輯電路圖。下來(lái)就是在實(shí)際動(dòng)手連接電路時(shí)的問(wèn)題，由于種種客觀(guān)方面的原因，導(dǎo)致我們連電路的時(shí)候要非常的仔細(xì)，盡量一次成功，畢竟連好再回來(lái)查已經(jīng)是非常的麻煩了，那花的就是大功夫了。最后，在通過(guò)這幾天的設(shè)計(jì)實(shí)習(xí)，讓我真正理解了書(shū)本上知識(shí)，也讓我知道我