可編程邏器件

1、可編程邏器件第1頁，共32頁，2022年，5月20日，7點12分，星期二主要內(nèi)容可編程邏輯器件的發(fā)展進程和分類復雜可編程邏輯器件（CPLD）現(xiàn)場可編程門陣列（FPGA）可編程邏輯器件的編程與配置可編程邏輯器件應用選擇原則第2頁，共32頁，2022年，5月20日，7點12分，星期二2.1 概述2.1.1 PLD的發(fā)展進程 PLD（Programmable Logic Device）器件的發(fā)展經(jīng)歷了以下四個發(fā)展階段：可編程只讀存儲器PROM和可編程邏輯陣列PLA；可編程陣列邏輯PAL；通用可編程陣列邏輯GAL；復雜可編程邏輯器件CPLD和現(xiàn)場可編程門陣列FPGA。第3頁，共32頁，2022年，5月

2、20日，7點12分，星期二2.1.2 PLD的分類1. 依據(jù)可編程邏輯器件的集成度分類第4頁，共32頁，2022年，5月20日，7點12分，星期二2.1.2 PLD的分類（續(xù)）2. 依據(jù)互連結(jié)構(gòu)分類 分為確定型和統(tǒng)計型3. 依據(jù)可編程特性分類 分為一次可編程和重復可編程4. 依據(jù)可編程器件的編程元件分類熔絲型開關(guān)：一次可編程，需要較大的編程電流；可編程低阻電路元件：多次編程，需中等編程電壓；EPROM編程元件：需要有石英窗口，紫外線擦除；EEPROM編程元件：可多次編程，電擦除；SRAM編程元件：可在線無限次編程。第5頁，共32頁，2022年，5月20日，7點12分，星期二2.2復雜可編程邏輯

3、器件（CPLD） CPLD大都采用各種分區(qū)陣列結(jié)構(gòu)，每個區(qū)域內(nèi)部相當于一個小規(guī)模的PLD，各區(qū)域之間通過可編程全局互連總線連接，構(gòu)成較大規(guī)模的CPLD器件。第6頁，共32頁，2022年，5月20日，7點12分，星期二1MAX7000系列器件的基本結(jié)構(gòu) MAX7000系列器件主要由216個邏輯陣列塊LAB(Logic Array Block)、216個I/O控制模塊和一個可編程互連陣列PIA(Programmable Interconnect Array)三部分構(gòu)成。第7頁，共32頁，2022年，5月20日，7點12分，星期二2MAX7000系列器件的邏輯宏單元結(jié)構(gòu) MAX7000系列器件中的邏

4、輯宏單元是器件實現(xiàn)邏輯功能的主體，它主要由邏輯陣列、乘積項選擇矩陣和可編程寄存器三個功能塊組成，每一個宏單元可以被單獨地配置為時序邏輯或組合邏輯工作方式。第8頁，共32頁，2022年，5月20日，7點12分，星期二2MAX7000系列器件邏輯宏單元結(jié)構(gòu)（續(xù)1） 邏輯陣列功能模塊 每個LAB有16個共享擴展項，每一個共享乘積項可以被LAB內(nèi)任何一個或全部宏單元使用和共享，以便實現(xiàn)復雜的邏輯函數(shù)。第9頁，共32頁，2022年，5月20日，7點12分，星期二2MAX7000系列器件邏輯宏單元結(jié)構(gòu)（續(xù)2） 邏輯陣列功能模塊 除共享乘積項外可使用并聯(lián)擴展乘積項實現(xiàn)復雜邏輯函數(shù)。此時，最多允許20個乘積項

5、直接傳送到邏輯宏單元的“或”邏輯中，其中5個乘積項是由宏單元本身提供的，15個并聯(lián)擴展項是從同一個LAB中相鄰宏單元借用的。第10頁，共32頁，2022年，5月20日，7點12分，星期二2MAX7000系列器件邏輯宏單元結(jié)構(gòu)（續(xù)3）乘積項選擇矩陣功能模塊 該模塊接收來自邏輯陣列傳送給本邏輯宏單元的各個乘積項，經(jīng)過選擇后，一部分經(jīng)或門形成組合邏輯函數(shù)的輸出；一部分作為控制信號，傳送到可編程寄存器功能塊，作為寄存器的置位、復位、時鐘和時鐘使能信號?？删幊碳拇嫫鞴δ苣K 由可編程配置寄存器和時鐘選擇多路選擇器、快速輸入選擇多路選擇器、復位選擇多路選擇器、寄存器旁路選擇多路選擇器等組成，對寄存器的工作

6、方式進行靈活配置。 第11頁，共32頁，2022年，5月20日，7點12分，星期二3MAX7000系列器件的I/O控制模塊 IO控制塊允許每個IO引腳單獨被配置為輸入、輸出或雙向工作方式。所有IO引腳都有一個三態(tài)緩沖器，三態(tài)緩沖器的使能控制信號來自一個4選1多路選擇器，通過它可以選擇使用兩個全局的輸出使能信號之一，或者是地(GND)電平，或者是電源(VCC)電平作為三態(tài)緩沖器的使能信號。 第12頁，共32頁，2022年，5月20日，7點12分，星期二4MAX7000系列器件的PIA 器件上的所有的LAB是通過在可編程互連陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。PIA這個全局總線是一種可

7、編程的通道，它可以把器件中任何信號源連接到任何一個目的地。器件中的所有專用輸入、I/O引腳和邏輯宏單元輸出都連接到PIA，而由PIA將這些信號傳送到器件的各個地方。只有每個LAB各自需要的信號才布置從PIA到LAB的連線。 第13頁，共32頁，2022年，5月20日，7點12分，星期二2.3 現(xiàn)場可編程門陣列（FPGA）2.3.1 FPGA的基本工作原理第14頁，共32頁，2022年，5月20日，7點12分，星期二2.3.2 FLEX10K系列器件的基本結(jié)構(gòu) FLEX10K系列器件是工業(yè)界第一個嵌入式PLD系列器件，它采用了SARM制造工藝和靈活邏輯單元陣列FLEX(Flexible Logi

8、c Element Matrix)結(jié)構(gòu)。第15頁，共32頁，2022年，5月20日，7點12分，星期二2.3.2 FLEX10K系列器件的基本結(jié)構(gòu)（續(xù)1）1邏輯陣列塊LAB 每個邏輯陣列塊LAB由8個相鄰的邏輯單元LE，以及與相鄰的LAB相連的進位鏈和級聯(lián)鏈、LAB控制信號、LAB局部互連通道等組成。第16頁，共32頁，2022年，5月20日，7點12分，星期二2.3.2 FLEX10K系列器件的基本結(jié)構(gòu)（續(xù)2）2邏輯單元LE 每個LE包含一個能快速產(chǎn)生4變量的任意邏輯函數(shù)輸出的4輸入查找表LUT，以及一個帶同步使能的可編程觸發(fā)器、與相鄰LE相連的進位鏈和級聯(lián)鏈。第17頁，共32頁，2022年

9、，5月20日，7點12分，星期二2.3.2 FLEX10K系列器件的基本結(jié)構(gòu)（續(xù)3）2邏輯單元LE FLEX10K系列器件結(jié)構(gòu)中提供了兩條專用高速數(shù)據(jù)通道，用于連接相鄰的LE，并且不占用局部互連通道，這就是進位鏈和級聯(lián)鏈。第18頁，共32頁，2022年，5月20日，7點12分，星期二2.3.2 FLEX10K系列器件的基本結(jié)構(gòu)（續(xù)4）3嵌入式陣列塊EAB FLEX10K系列器件的嵌入式陣列塊是輸入和輸出端帶有寄存器的片內(nèi)RAM陣列塊，可用于實現(xiàn)通用陣列邏輯。EAB相當于一個大規(guī)模的查找表LUT，它可編程快速實現(xiàn)多位數(shù)字乘法器、數(shù)字濾波器和微控制器等復雜邏輯功能，比一般的外存儲器有更大的靈活性。

10、第19頁，共32頁，2022年，5月20日，7點12分，星期二2.3.2 FLEX10K系列器件的基本結(jié)構(gòu)（續(xù)5）4快速互連通道 快速互連通道是由遍布于整個器件中的“行互連”和“列互連”組成的。每行的LAB有一個專用的“行互連”，“行互連”可以驅(qū)動I/O引腳，并將信號傳送到同一行中的其他LAB中?！傲谢ミB”連接各行，同時也能夠驅(qū)動I/O引腳。 。第20頁，共32頁，2022年，5月20日，7點12分，星期二2.3.2 FLEX10K系列器件的基本結(jié)構(gòu)（續(xù)6）5輸入輸出單元IOE 器件的I/O引腳是由輸入輸出單元IOE驅(qū)動的。IOE位于快速互連通道行和列的末端，包含一個雙向的I/O緩沖器和一個觸

11、發(fā)器，這個觸發(fā)器可以用作需要快速建立時間的外部數(shù)據(jù)輸入寄存器，也可以作為要求快速“時鐘到輸出”性能的數(shù)據(jù)輸出寄存器。第21頁，共32頁，2022年，5月20日，7點12分，星期二2.3.3 Cyclone器件介紹器件EP5EP8EP20EP35EP50EP70邏輯單元4608825618752332163052868416M4K RAM塊（4KB512校驗比特）263652105129250總比特數(shù)1198081658882396164838405944321152000嵌入1818位乘法器1318263586150PLLs224444最多用戶管I/O腳142182315475450622差分

12、通道5575125200192275表2.3 Cyclone 系列器件特性參數(shù) Cyclone是Altera公司在第一代Cyclone系列的基礎上開發(fā)的一款低成本、高性價比的FPGA。采用了全銅層90nm低k絕緣工藝，1.2VSRAM工藝設計，在300nm園晶片上生產(chǎn)。提供了460868416個邏輯單元（LE），并具有一整套最佳的功能，包括1818位乘法器、專用外部存儲接口電路、4K位嵌入式存儲塊、鎖相環(huán)（PLL）和高速差分I/O等功能。第22頁，共32頁，2022年，5月20日，7點12分，星期二2.3.3 Cyclone器件介紹（續(xù)）封裝尺寸/nmnmEP5EP8EP20EP35EP50E

13、P70144-pin TQFP/16168985208-pin PQFP/30.630.6142138256-pin FineLine BGA/1717182152484-pin FineLine BGA/2323315322294672-pin FineLine BGA/2727475450422896-pin FineLine BGA/3131622表2.4 Cyclone器件封裝和最多用戶I/O管腳數(shù)配置器件支持Cyclone器件EP5EP8EP20EP35EP50EP70EPCS1是EPCS4是是是EPCS16是是是是是是EPCS64是是是是是是表2.5 Cyclone FPGA的專用

14、配置器件第23頁，共32頁，2022年，5月20日，7點12分，星期二2.4 可編程邏輯器件的編程與配置大規(guī)模可編程邏輯器件的編程和配置工藝：基于EEPROM或Flash技術(shù)的編程工藝 這種工藝的優(yōu)點是掉電后編程信息不會丟失，但編程次數(shù)有限，編程速度不快?；赟RAM LUT的編程工藝 信息是保持在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，需要重新載入編程信息。因此該類器件中的編程一般稱之為配置（Configure），可配制的次數(shù)幾乎是無限的，而且在線時可隨時更改配置數(shù)據(jù)。 通常將編程數(shù)據(jù)下載到可編程邏輯芯片的過程，對于CPLD來講我們稱之為編程，而對于FPGA來講我們稱之

15、為配置。第24頁，共32頁，2022年，5月20日，7點12分，星期二2.4.1 CPLD的在系統(tǒng)編程引腳描述功能TDI測試數(shù)據(jù)輸入測試指令和編程數(shù)據(jù)的串行輸入引腳，數(shù)據(jù)在 TCK的上升沿移入。TDO測試數(shù)據(jù)輸出測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK的下降沿移出。如果沒有數(shù)據(jù)移出，該引腳處于高阻狀態(tài)。TMS測試模式選擇控制信號輸入引腳，負責TAP控制器的狀態(tài)轉(zhuǎn)換。TCK測試時鐘輸入BST電路的時鐘信號。TRST測試復位輸入BST電路的異步復位信號，低電平有效，在IEEE規(guī)范中是可選的。引腳 12345678910JTAG模式TCKGNDTDOVCCTMS-TDIGNDPS模式DCKG

16、NDCONF_DONEVCCnCONFIG-nSTAUS-DATAA0GNDJTAG接口引腳功能表ByteBlaster接口信號定義表第25頁，共32頁，2022年，5月20日，7點12分，星期二2.4.1 CPLD的在系統(tǒng)編程（續(xù)1）JTAG模式對單片CPLD進行編程下載：第26頁，共32頁，2022年，5月20日，7點12分，星期二2.4.1 CPLD的在系統(tǒng)編程（續(xù)2）JTAG模式對多片CPLD進行編程下載：第27頁，共32頁，2022年，5月20日，7點12分，星期二2.4.2 FPGA的配置方式 通過兩個模式選擇引腳MSEL1和MSEL0上的電平設定，F(xiàn)PGA可以使用6種配置模式：A

17、S 主動串行配置模式PS 被動串行模式PPS 被動并行同步模式PPA 被動并行異步模式PSA 被動串行異步模式JTAG模式第28頁，共32頁，2022年，5月20日，7點12分，星期二2.4.2 FPGA的配置方式（續(xù)1） 利用PC機的并行接口或者USB接口，通過ByteBlaster下載電纜，對Altera的FPGA器件進行PS模式在線可重配置ICR方式：第29頁，共32頁，2022年，5月20日，7點12分，星期二2.4.2 FPGA的配置方式（續(xù)2） 使用EPCS系列配置器件對Cyclone、Cyclone系列的FPGA進行AS模式配置方式：第30頁，共32頁，2022年，5月20日，7點12分，星期二2.5 可編程邏輯器件應用選擇原則按照器件的邏輯資源量進行選擇按照可編程邏輯器件的功耗進項選擇按照芯片的工作速度進行選擇按照芯片的封裝形式進行選擇選擇可編程邏輯器件的其它因素 第31頁，共32頁，2022年，5月20日，7點12分，星期二本章小結(jié)PLD的最大特點是采用軟件編程