EDA8位二進(jìn)制并行加法器

1、實(shí)驗(yàn)二：8 位加法器的設(shè)計(jì)1實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)Quartus II/ISE Suite/ispLEVER軟件的基本使用方法。學(xué)習(xí)GW48-CK或其他EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的基本使用方法。了解 VHDL 程序的基本結(jié)構(gòu)。2.實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好一個(gè)由兩個(gè) 4 位二進(jìn)制加法器級(jí)聯(lián)而成的 8 位二進(jìn)制并行加法器，并用GW48-CK或其他EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)(事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號(hào))進(jìn)行硬件驗(yàn)證。3實(shí)驗(yàn)要求畫(huà)出系統(tǒng)的原理圖，說(shuō)明系統(tǒng)中各主要組成部分的功能。編寫(xiě)各個(gè)VHDL源程序。根據(jù)系統(tǒng)的功能，選好測(cè)試用例，畫(huà)出測(cè)試輸入信號(hào)波形或編號(hào)測(cè)試程序。根據(jù)選用的 EDA 實(shí)驗(yàn)開(kāi)發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定

2、表格或文件。記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。實(shí)驗(yàn)條件開(kāi)發(fā)條件：Quartus II &0。實(shí)驗(yàn)設(shè)備：GW48-CK實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。擬用芯片： EPM7128S-PL84。實(shí)驗(yàn)設(shè)計(jì)系統(tǒng)原理圖 為了簡(jiǎn)化設(shè)計(jì)并便于顯示，本加法器電路 ADDER8B 的設(shè)計(jì)分為兩個(gè)層次，其中底層電路包括兩個(gè)二進(jìn)制加法器模塊ADDER4B,再由這兩個(gè)模塊按照?qǐng)D2.1所示的原理圖構(gòu)成頂層電 路 ADDER8B。ADDER4BC4A43C4A430B430S430CO4圖 2.1 ADDER4B 電路原理圖ADDER4BA87ADDER4BA87.0圖2.1 ADDER8B電路原理圖

3、VHDL 程序加法器ADDER8B的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序如下。ADDER4B的VHDL源程序：-ADDER4B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT(C4:IN STD_LOGIC;A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OU

4、T STD_LOGIC);END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5=0&A4;B5=0&B4;S5=A5+B5+C4;S4=S5(3 DOWNTO 0); CO4C8,A4=A8(3 DOWNTO 0),B4=B8(3 DOWNTO 0),S4=S8(3 DOWNTO 0),CO4=SC);U2:ADDER4B PORT MAP(C4=SC,A4=A8(7 DOW

5、NTO 4),B4=B8(7 DOWNTO 4),S4=S8(7 DOWNTO 4),CO4=CO8);END ARCHITECTURE ART;CTRLS的VHDL程序-CTRLS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRLS ISPORT(CLK: IN STD_LOGIC;SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END ENTITY CTRLS;ARCHITECTURE ART OF CTRLS ISSIGNAL CNT:

6、STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK) ISBEGINIF CLKEVENT AND CLK=1 THENIF CNT=111 THENCNT=000;ELSECNT=CNT+1;END IF;END IF;END PROCESS;SELCOMCOMCOMCOMCOMCOMCOMCOMCOM=11111111;END CASE;END PROCESS P1;-LEDWDATADATADATADATADATASEGSEGSEGSEGSEGSEGSEGSEGSEGSEGSEGC8,A4=A8(3 DOWNTO 0),B4=B8(3 DOWNTO

7、 0),S4=S8(3 DOWNTO 0),CO4=SC);U2:ADDER4B PORT MAP(C4=SC,A4=A8(7 DOWNTO 4),B4=B8(7 DOWNTO 4),S4=S8(7 DOWNTO 4),CO4=CO8);U3:CTRLS PORT MAP(CLK,SB);U4:DISPLAY PORT MAP(SB,S8(7 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0); END ARCHITECTURE ART;仿真波形設(shè)置 本設(shè)計(jì)包括兩個(gè)層次，因此先進(jìn)行底層的二進(jìn)制加法器 ADDER4B 的仿真，再進(jìn)行頂層ADDER8B的仿真。圖2.

8、2是ADDER4B仿真輸入設(shè)置及可能結(jié)果估計(jì)圖。同理可進(jìn)行ADDER8B 仿真輸入設(shè)置及可能結(jié)果估計(jì)，圖 1.3 為 ADDER8B 仿真輸入設(shè)置及可能結(jié)果估計(jì)圖。由于超過(guò)256，所 以，高位有進(jìn)位Vliat由于超過(guò)256，所 以，高位有進(jìn)位Vliat0戸*3/X15 /岳C/1L一實(shí).；4）管腳鎖定文件根據(jù)圖1.1所示的ADDER8B電路原理圖，本設(shè)計(jì)實(shí)體的輸入信號(hào)C8、A8、B8,輸出信 號(hào)S8、CO,據(jù)此可選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖N0.0，對(duì)應(yīng)實(shí)驗(yàn)?zāi)Ｊ?。，一揚(yáng)聲器PI019PI016，一揚(yáng)聲器PI023PI020PI027PI024SPEAKERD5D3D8D7D6 D5 D4 D3D2D1

9、 HYPERLINK l bookmark10 o Current Document OQP 9Q9Q丨 PI039PI038PI037PI036 PI035PI034PI033PI032FPGA/CPLD 目標(biāo)芯片D15PI039PI032PI049SPEAKERD5D3D8D7D6 D5 D4 D3D2D1 HYPERLINK l bookmark10 o Current Document OQP 9Q9Q丨 PI039PI038PI037PI036 PI035PI034PI033PI032FPGA/CPLD 目標(biāo)芯片D15PI039PI032PI049PI048 PI015PI012 P

10、I011PI08PI07PI04PI03PI001鍵8D16I鍵7 I I鍵6 IHEXHIIXI鍵5 II鍵4 II鍵3 IHEXHEXI1鍵2丨I1鍵1 1圖N0.1實(shí)驗(yàn)電路結(jié)構(gòu)圖根據(jù)圖2.5所示的實(shí)驗(yàn)電路結(jié)構(gòu)圖N0.1和圖2.1確定引腳的鎖定。選用EPM7128S-PL84 芯片,其引腳鎖定過(guò)程如表2.1所示，其中PI03PI00接A83.0，PI07PI04接A87.4， PI011PI08 接 B83.0，PI015PI012 接 B87.4, PI049 接 C8。A8 接鍵 2 與鍵 1，B8 接 鍵4與鍵3, C8接鍵8, PI023PI020, PI019PI016接數(shù)碼管6

11、、數(shù)碼管5,溢出位由PI039 輸出，當(dāng)有進(jìn)位時(shí)接發(fā)光管D8。表2.1 ADDER8B管腳鎖定過(guò)程表設(shè)計(jì)實(shí)體I/0標(biāo)識(shí)設(shè)計(jì)實(shí)體I/0來(lái)源/ 去路插座序號(hào)EPM7128S-PL84I/0號(hào)-管腳號(hào)A83.0鍵1PI03PI00PI03PI00A87.4鍵2PI07PI04PI07PI04B83.0鍵3PI011 PI08PI011 PI08B87.4鍵4PI015PI012PI015PI012C8鍵8PI049PI049S83.0經(jīng)譯碼后接數(shù)碼管5PI019PI016PI019PI016S87.4經(jīng)譯碼后接數(shù)碼管6PI023PI020PI023PI020備注驗(yàn)證設(shè)備：GW48-CK；實(shí)驗(yàn)芯片:E

12、PM7128S-PL84；實(shí)驗(yàn)?zāi)Ｊ?N0.1； 模式圖及管腳對(duì)應(yīng)表見(jiàn)圖2.1和表2.2。6.試驗(yàn)結(jié)果及總結(jié)1）系統(tǒng)仿真情況ADDER4B和ADDER8B及其動(dòng)態(tài)掃描的時(shí)序仿真結(jié)果分別如圖2.3和2.4、2.5所示（本 仿真結(jié)果是通過(guò)同時(shí)按下“ CTRL+Print Screen ”鍵抓取當(dāng)前屏幕信息放入剪貼板中，再通 過(guò)Windows的畫(huà)圖工具進(jìn)行粘貼裁剪后復(fù)制，最后在Word等文檔中通過(guò)粘貼的方法獲得）。圖 2.3 ADDER4B 的時(shí)序仿真結(jié)果oneValoe 0 Ji?13 圖 2.3 ADDER4B 的時(shí)序仿真結(jié)果oneValoe 0 Ji?13 ABu oU CBu 甘IJ 0CEu

13、 af廠3 SBIC255、E6c1L 1:J姝69112JC圖 2.4 ADDER8B 的時(shí)序仿真結(jié)果從系統(tǒng)仿真結(jié)果可以看出，本系統(tǒng)底層和頂層的程序設(shè)計(jì)完全符合設(shè)計(jì)要求。同時(shí)從系統(tǒng)時(shí) 序仿真結(jié)果可以看出，從輸入到輸出有一定的延時(shí)，大約為5ns，這正是器件延時(shí)特性的反 應(yīng)。邏輯綜合結(jié)果使用Quartus II 8.0進(jìn)行邏輯綜合后，ADDER4B, ADDER8B及其動(dòng)態(tài)掃描的RTL視圖如 圖2.6所示，對(duì)CNT9999進(jìn)行邏輯綜合后的資源使用情況為：Family： MAX7000S，Device： EPM7128SLC84-10,Total macrocells：19/128(15%),To

14、tal pins:23/68(34%)。node4B4C3node4B4C3A4c圖 2.6 ADDER4B 的 RTL 視圖ADDER4B:U1ADDER4B:U2C4COC4S87.OCO8A43.0B43.0圖 2.6 ADDER4B 的 RTL 視圖ADDER4B:U1ADDER4B:U2C4COC4S87.OCO8A43.0B43.0COLS43. 0A43.0S43.B43.0圖 2.6 ADDER8B 的 RTL 視圖圖 2.6 ADDER8B 的動(dòng)態(tài)掃描 RTL 視圖3）硬件驗(yàn)證情況PI03PI00 接 A83.O,PI07PI04 接 A87.4,PI011PI08接 B83

15、.O,PI015PI012 接 B87.4, PIO49 接 C8。A8 接鍵 2 與鍵 1, B8 接鍵 4 與鍵 3, C8 接鍵 8, PI023PI020, PI019PI016接數(shù)碼管6、數(shù)碼管5,溢出位由PI039輸出，當(dāng)有進(jìn)位時(shí)接發(fā)光管D8。4）實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法（1）程序輸入后進(jìn)行編譯時(shí),發(fā)現(xiàn)有錯(cuò)誤通不過(guò),經(jīng)查找主要原因?yàn)椋何募c實(shí)體名不 一致；輸入字符錯(cuò)誤；源程序有語(yǔ)法錯(cuò)誤。經(jīng)過(guò)相應(yīng)的修改,最后程序通過(guò)了。（2）在進(jìn)行器件選定時(shí),發(fā)現(xiàn)找不到自己所需要的器件型號(hào),經(jīng)查找是由于先沒(méi)選定器件 系列；在進(jìn)行器件管腳鎖定修改并重新編程下載后,發(fā)現(xiàn)所做的修改無(wú)效,經(jīng)老師指點(diǎn)發(fā)現(xiàn) 是管腳鎖定修改后沒(méi)重新編譯、綜合、適配,經(jīng)過(guò)相應(yīng)的修改,最后程序通過(guò)了。（3）還有一個(gè)最大的錯(cuò)誤就是，在做計(jì)數(shù)器的動(dòng)態(tài)顯示的時(shí)候，由于沒(méi)有進(jìn)行CTRLS以及 DISPLAY的設(shè)計(jì)實(shí)體的描述，所以我的RTL視圖一直是ADDER8B加法器，后面通過(guò)在頂層文 件里添加設(shè)計(jì)實(shí)體以及元件實(shí)體化，完成了第一步，但是程序還是有錯(cuò)誤，原因在于， DOUT15.O沒(méi)有辦法read (讀)我不知為什么，但是通過(guò)查