使用手冊仿真分冊

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精益求精，善益求善。Goodisgood,butbettercarriesit.

精益求精，善益求善。使用手冊仿真分冊11PAGEPAGE2081PAGECandence使用手冊_仿真分冊前言PCB仿真Cadence軟件是我們公司統(tǒng)一使用的原理圖設(shè)計(jì)、PCB設(shè)計(jì)、高速仿真的EDA工具。進(jìn)行仿真工作需要有很多方面的知識，須對高速設(shè)計(jì)的理論有較全面的認(rèn)識，并對具體的單板原理有一定的了解，還需具備仿真庫的相關(guān)知識等。在這個(gè)分冊中僅對仿真軟件的使用進(jìn)行較詳細(xì)的闡述，還介紹高速設(shè)計(jì)的一些相關(guān)理論，仿真過程是基于AllegroSPB15.7的PCBSI模塊進(jìn)行的。其他知識，如仿真庫的知識、約束管理器等請參閱專門的使用手冊。在此非常感謝網(wǎng)絡(luò)南研EDA和本部EDA對此手冊的支持。第一章高速設(shè)計(jì)與PCB仿真流程本章介紹高速PCB仿真設(shè)計(jì)的基礎(chǔ)知識和重要意義，并介紹基于Cadence的AllegroSPB15.7的PCB仿真流程。1.1高速信號與高速設(shè)計(jì)隨著通信系統(tǒng)中邏輯及系統(tǒng)時(shí)鐘頻率的迅速提高和信號邊沿不斷變陡，PCB的走線和板層特性對系統(tǒng)電氣性能的影響也越發(fā)顯著。對于低頻設(shè)計(jì),走線和板層的影響要求不高甚至可以完全忽略不計(jì)。當(dāng)頻率超過50MHz時(shí)，PCB走線則必須以傳輸線考慮，而在評定系統(tǒng)性能時(shí)也必須考慮PCB板材的電參數(shù)影響。當(dāng)系統(tǒng)時(shí)鐘頻率達(dá)到120MHz及更高時(shí)，就只能使用高速電路設(shè)計(jì)方法，否則基于傳統(tǒng)方法設(shè)計(jì)的PCB將無法工作。因此，高速電路設(shè)計(jì)技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必須采取的設(shè)計(jì)手段，只有通過使用高速電路設(shè)計(jì)師的設(shè)計(jì)技術(shù)，才能實(shí)現(xiàn)設(shè)計(jì)過程的可控性。高速系統(tǒng)的設(shè)計(jì)必須面對互連延遲引起的時(shí)序問題以及串?dāng)_、傳輸線效應(yīng)等信號完整性問題。通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過45MHZ~50MHZ，而且工作在這個(gè)頻率之上的電路占整個(gè)電子系統(tǒng)的一定份量（比如說１／３），就稱為高速電路。實(shí)際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時(shí)大于1/2數(shù)字信號驅(qū)動(dòng)端的上升時(shí)間，則認(rèn)為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng)，見圖1－1所示。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號從驅(qū)動(dòng)端到接收端經(jīng)過一段固定的延遲時(shí)間，如果傳輸延遲時(shí)間小于1/2的上升或下降時(shí)間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達(dá)驅(qū)動(dòng)端。反之，反射信號將在信號改變狀態(tài)之后到達(dá)驅(qū)動(dòng)端，如果反射信號很強(qiáng)，疊加的波形就有可能會改變邏輯狀態(tài)。圖1－1傳輸線效應(yīng)1.1.1高速信號的確定上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件，但是如何得知線延時(shí)是否大于1/2驅(qū)動(dòng)端的信號上升時(shí)間呢？一般地，信號上升時(shí)間的典型值可通過器件手冊給出，而信號的傳播時(shí)間在PCB設(shè)計(jì)中由實(shí)際布線長度決定。圖1－2為信號上升時(shí)間和允許的布線長度(延時(shí))的對應(yīng)關(guān)系。PCB板上每單位英寸的延時(shí)為0.167ns.。但是，如果過孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時(shí)將增大。通常高速邏輯器件的信號上升時(shí)間大約為0.2ns。如果板上有GaAs芯片，則最大布線長度為7.62mm。圖1－2信號上升時(shí)間與允許布線長度的對應(yīng)關(guān)系設(shè)Tr為信號上升時(shí)間，Tpd為信號線傳播延時(shí)(見圖1－3)。如果Tr≥4Tpd，信號落在安全區(qū)域。如果2Tpd≤Tr≤4Tpd，信號落在不確定區(qū)域。如果Tr≤2Tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應(yīng)該使用高速布線方法。圖1－3信號傳播線延時(shí)與上升時(shí)間的關(guān)系1.1.2邊緣速率引發(fā)高速問題EDA設(shè)計(jì)工程師發(fā)現(xiàn)SI問題的起因不僅僅是高速設(shè)計(jì)。真正的原因不是系統(tǒng)時(shí)鐘速率的提高，而是驅(qū)動(dòng)器上升和下降時(shí)間的縮短。隨著芯片制造工藝技術(shù)的進(jìn)步及IC制造商轉(zhuǎn)向采用0.25微米或更小工藝，他們所生產(chǎn)的標(biāo)準(zhǔn)元件的裸片尺寸越來越??；邊緣速率越來越快，最終會導(dǎo)致PCB設(shè)計(jì)中高速問題的產(chǎn)生，而傳統(tǒng)的高速分析是不考慮這類問題的。此外，當(dāng)IC制造商轉(zhuǎn)向可在更小面積上封裝更多功能的高密度器件時(shí)，需要開發(fā)新型的封裝技術(shù)?，F(xiàn)在，BGA、CSP和MCM等封裝技術(shù)都可根據(jù)設(shè)計(jì)要求，在小型封裝內(nèi)提供更多的引腳和更少的封裝寄生參數(shù)。盡管這些新型器件體積極小，但它們也有其自身的問題。例如，互連線較長。即便不考慮系統(tǒng)時(shí)鐘速率，高的上升時(shí)間和更長的走線長度也讓電路板設(shè)計(jì)工程師面臨著嚴(yán)峻的挑戰(zhàn)。只要傳輸線長度引起的延遲超過驅(qū)動(dòng)器上升/下降時(shí)間有效長度的六分之一，就會引起傳輸線問題。例如，若上升時(shí)間為1ns，走線邊緣速率為每英寸2ns，只要走線長度超過1英寸，就會發(fā)生傳輸線問題。眾所周知，走線長度小于1英寸的電路板極為少見。因此，采用上升時(shí)間為1ns的設(shè)計(jì)肯定會出現(xiàn)高速設(shè)計(jì)問題。隨著新型IC工藝的出現(xiàn)，情況會變得越來越糟。因?yàn)樯仙龝r(shí)間將很快發(fā)展到1ns以下。實(shí)際上，大約每隔三年晶體管門長度就會縮短，而其相應(yīng)的開關(guān)速率會增長約SI問題的表現(xiàn)方式很多。當(dāng)邊緣速率上升時(shí)，時(shí)序問題首先暴露出來。傳輸線效應(yīng)造成的阻尼振蕩(Ringing)、正尖峰(overshoot)和負(fù)尖峰(undershoot)有可能超過規(guī)定的噪音容限。在低速系統(tǒng)中，互連延遲和阻尼振蕩可以忽略不計(jì)，因?yàn)樵谶@種系統(tǒng)中信號有足夠的時(shí)間達(dá)到穩(wěn)定。但是當(dāng)邊緣速率加快，系統(tǒng)時(shí)鐘速率上升時(shí)，信號在器件之間的傳輸時(shí)間以及同步準(zhǔn)備時(shí)間都縮短了。當(dāng)邊緣速率低于1ns時(shí)，串?dāng)_問題也出現(xiàn)了。通常串?dāng)_問題出現(xiàn)在高邊緣速率、高密度的電路板上，其成因是走線之間的耦合。亞納秒級邊緣速率會引起高頻諧振，很容易耦合到鄰近的互連線中，從而造成串?dāng)_，擁有大量高速互連的電路板特別容易產(chǎn)生此類問題。當(dāng)高速器件的邊緣速率低于0.5ns時(shí)，電源系統(tǒng)穩(wěn)定性和EMI等問題也隨之產(chǎn)生。來自大容量數(shù)據(jù)總線的數(shù)據(jù)交換速率特別快，當(dāng)它在電源層中產(chǎn)生足以影響信號的強(qiáng)波紋時(shí)，就會產(chǎn)生電源穩(wěn)定性問題。高速信號也可能產(chǎn)生輻射，EMI因而也成為要關(guān)注的另一個(gè)設(shè)計(jì)問題。1.1.3傳輸線效應(yīng)PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25-0.55ohms/foot，因?yàn)榻^緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個(gè)反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達(dá)到穩(wěn)定。這種效應(yīng)被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。注：關(guān)于傳輸線的等效電路請參照電氣篇中的“相關(guān)計(jì)算”。圖1－４傳輸線的等效電路基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個(gè)電路設(shè)計(jì)帶來以下效應(yīng)。反射信號Reflectedsignals延時(shí)和時(shí)序錯(cuò)誤Delay&Timingerrors多次跨越邏輯電平門限錯(cuò)誤FalseSwitching過沖與下沖Overshoot/Undershoot串?dāng)_InducedNoise(orcrosstalk)電磁輻射EMIradiation反射信號Reflectedsignals如果一根走線沒有被正確終結(jié)(終端匹配)，那么來自于驅(qū)動(dòng)端的信號脈沖在接收端被反射，從而引發(fā)不預(yù)期效應(yīng)，使信號輪廓失真。當(dāng)失真變形非常顯著時(shí)可導(dǎo)致多種錯(cuò)誤，引起設(shè)計(jì)失敗。同時(shí)，失真變形的信號對噪聲的敏感性增加了，也會引起設(shè)計(jì)失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設(shè)計(jì)結(jié)果，還會造成整個(gè)系統(tǒng)的失敗。反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結(jié)的傳輸線，過量電容或電感以及阻抗失配。圖1－5反射信號延時(shí)和時(shí)序錯(cuò)誤Delay&Timingerrors：信號延時(shí)和時(shí)序錯(cuò)誤表現(xiàn)為：信號在邏輯電平的高低門限之間變化時(shí)保持一段時(shí)間信號不跳變，過多的信號延時(shí)可能導(dǎo)致時(shí)序錯(cuò)誤和器件功能的混亂。通常在有多個(gè)接收端時(shí)會出現(xiàn)問題，電路設(shè)計(jì)師必須確定最壞情況下的時(shí)間延時(shí)以確保設(shè)計(jì)的正確性。信號延時(shí)產(chǎn)生的原因：驅(qū)動(dòng)過載，走線過長。圖1－６信號延時(shí)錯(cuò)誤多次跨越邏輯電平門限錯(cuò)誤FalseSwitching：信號在跳變的過程中可能多次跨越邏輯電平門限從而導(dǎo)致這一類型的錯(cuò)誤。多次跨越邏輯電平門限錯(cuò)誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂。反射信號產(chǎn)生的原因：過長的走線，未被終結(jié)的傳輸線，過量電容或電感以及阻抗失配。圖1－７邏輯開關(guān)錯(cuò)誤翻轉(zhuǎn)過沖Overshoot/Undershoot：過沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護(hù)二極管保護(hù)，但有時(shí)這些過沖電平會遠(yuǎn)遠(yuǎn)超過元件電源電壓范圍，損壞元器件。圖1－８信號的上沖與下沖串?dāng)_InducedNoise(orcrosstalk)：串?dāng)_表現(xiàn)為在一根信號線上有信號通過時(shí)，在PCB板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號，我們稱之為串?dāng)_。信號線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號越小。異步信號和時(shí)鐘信號更容易產(chǎn)生串?dāng)_。因此消除串?dāng)_的方法是移開發(fā)生串?dāng)_的信號或屏蔽被嚴(yán)重干擾的信號。電磁輻射EMIradiation：EMI(Electro-MagneticInterference)即電磁干擾，產(chǎn)生的問題包含本身產(chǎn)生過量的電磁輻射及受周圍電磁輻射干擾兩方面。EMI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設(shè)備的正常工作；或者是對周圍電磁干擾過于敏感。1.2高速PCB仿真的重要意義1.2.1板級SI仿真的重要意義過去，PCB性能要采用一系列儀器測試電路板原型(通常接近成品)來評定。電路的復(fù)雜性增加之后，多層板和高密度電路板出現(xiàn)了，人們開始用自動(dòng)布線工具來處理日益復(fù)雜的元器件之間的互聯(lián)。此后，電路的工作速度不斷提高，功能不斷翻新，元器件之間連線的物理尺寸和電路板的電特性日益受到關(guān)注。從根本上講，市場是電路板級仿真的強(qiáng)勁動(dòng)力。在激烈競爭的電子行業(yè)，快速地將產(chǎn)品投入市場至關(guān)重要，傳統(tǒng)的PCB設(shè)計(jì)方法要先設(shè)計(jì)原理圖，然后放置元器件和走線，最后采用一系列原型機(jī)反復(fù)驗(yàn)證/測試。修改設(shè)計(jì)意味著時(shí)間上的延遲，這種延遲在產(chǎn)品快速面市的壓力下是不能接受的。圖1－9PCB設(shè)計(jì)流程比較“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)目標(biāo)不只是一句廣告詞，事實(shí)上，這是生死攸關(guān)的競爭需要。在產(chǎn)品設(shè)計(jì)初期識別、預(yù)防和改正設(shè)計(jì)錯(cuò)誤，可以防止電路板出錯(cuò)，這種操作模式比以往任何時(shí)候都至關(guān)重要，PCB仿真就是最好的方法之一。板級仿真工具的作用就是在電路板制造前后幫助設(shè)計(jì)人員更快地開展調(diào)試工作。Cadence公司的PCBSI和SigXplor設(shè)計(jì)工具為我們高速PCB的仿真提供了強(qiáng)有力的手段，在系統(tǒng)方案設(shè)計(jì)與決策的時(shí)候，通過仿真往往能解決很多懸而未決的棘手問題，增加了對系統(tǒng)設(shè)計(jì)方案的可預(yù)見性，配合后端的PCB設(shè)計(jì)與后仿真，能使我們從根本上解決高速信號的分析與處理問題。1.2.2系統(tǒng)級SI仿真的重要意義新一代的EDA信號完整性工具主要包括布線前/布線后SI分析工具和系統(tǒng)級SI工具等。使用布線前SI分析工具可以根據(jù)設(shè)計(jì)對信號完整性與時(shí)序的要求在布線前幫助設(shè)計(jì)者選擇元器件、調(diào)整元器件布局、規(guī)劃系統(tǒng)時(shí)鐘網(wǎng)絡(luò)和確定關(guān)鍵線網(wǎng)的端接策略。SI分析與仿真工具不僅可以對一塊PCB板的信號流進(jìn)行分析，而且可以對同一系統(tǒng)內(nèi)其它組成部分如背板、連接器、電纜及其接口進(jìn)行分析，這就是系統(tǒng)級的SI分析工具。針對系統(tǒng)級評價(jià)的SI分析工具可以對多板、連接器、電纜等系統(tǒng)組成元件進(jìn)行分析，并可通過設(shè)計(jì)建議來幫助設(shè)計(jì)者消除潛在的SI問題，它們一般都包括IBIS模型接口、2維傳輸線與串?dāng)_仿真、電路仿真、SI分析結(jié)果的圖形顯示等功能。這類工具可以在設(shè)計(jì)包含的多種領(lǐng)域如電氣、EMC、熱性能及機(jī)械性能等方面綜合考慮這些因素對SI的影響及這些因素之間的相互影響，從而進(jìn)行真正的系統(tǒng)級分析與驗(yàn)證。對已經(jīng)設(shè)計(jì)完成的系統(tǒng)的PCB進(jìn)行后仿真發(fā)現(xiàn)信號完整性問題常常是非常被動(dòng)的事，即使后仿真找到了問題所在，解決這些SI問題往往要從頭再來，這樣一來，既增加了設(shè)計(jì)成本，也發(fā)揮不了EDA設(shè)計(jì)工具對設(shè)計(jì)的指導(dǎo)作用，通過前仿真來決定系統(tǒng)的設(shè)計(jì)方案，可以有效的解決困擾我們的高速設(shè)計(jì)中的SI問題，將后續(xù)PCB設(shè)計(jì)的風(fēng)險(xiǎn)降到最低，這就是PCBSI和SigXplor工具需要完成的任務(wù)。Cadence公司的PCBSI和SigXplor設(shè)計(jì)工具可以仿真實(shí)際物理設(shè)計(jì)中的各種參數(shù)，對系統(tǒng)中的信號完整性和時(shí)序(timing)、串?dāng)_Crosstalk)、EMI問題進(jìn)行定量的分析。運(yùn)用PCBSI和SigXplor設(shè)計(jì)工具進(jìn)行系統(tǒng)級前仿真可以驗(yàn)證設(shè)計(jì)方案的可實(shí)現(xiàn)性，根據(jù)設(shè)計(jì)對SI與時(shí)序的要求來選擇關(guān)鍵元器件、優(yōu)化系統(tǒng)時(shí)鐘網(wǎng)絡(luò)及系統(tǒng)各部分的延遲、選擇合理的拓?fù)浣Y(jié)構(gòu)，調(diào)整PCB的元器件布局、確定重要網(wǎng)絡(luò)的端接方案。PCBSI和SigXplor設(shè)計(jì)工具不僅可以對一塊PCB板的信號流進(jìn)行分析，而且可以通過設(shè)置DesignLink對同一系統(tǒng)內(nèi)其它組成部分如背板、接線器、Interconnect線纜及其各個(gè)功能模塊或插板進(jìn)行綜合分析，完成系統(tǒng)級的SI分析。針對系統(tǒng)級的SI分析工具可以對多板、接線器等系統(tǒng)組成部分進(jìn)行分析，得出一系列的約束條件(Constraint)給系統(tǒng)的各個(gè)組成部分。在驗(yàn)證系統(tǒng)設(shè)計(jì)方案的同時(shí)得出解決SI問題的最大設(shè)計(jì)空間(Solutionspace)，同樣是我們EDA工程師的首要任務(wù)。在系統(tǒng)級SI仿真和設(shè)計(jì)驗(yàn)證中，點(diǎn)到多點(diǎn)的拓?fù)浞治鲆恢笔抢_SI工程師的難點(diǎn)之一,隨著總線頻率的提高和器件的驅(qū)動(dòng)能力、上升和下降延的特性差異，這些問題的解決起來越發(fā)困難，在系統(tǒng)背板設(shè)計(jì)過程中，還要考慮的系統(tǒng)對不同功能單元的兼容性，互換性、系統(tǒng)的滿載和空載(如空載時(shí)殘余導(dǎo)線對SI的影響)時(shí)，不同拓?fù)浣Y(jié)構(gòu)對SI的影響，要考慮到各個(gè)功能單元的最大時(shí)序余量，給它們更大的時(shí)序空間，增加模塊的可實(shí)現(xiàn)性。目前，高速串行總線的應(yīng)用在某種程度上緩解了高速系統(tǒng)設(shè)計(jì)中現(xiàn)的SI問題，LVPECL,LVDS已經(jīng)在很多高速系統(tǒng)中廣泛采用，采用點(diǎn)到點(diǎn)的簡單拓?fù)浣Y(jié)構(gòu)也可以避免不少高速設(shè)計(jì)問題。系統(tǒng)級仿真的設(shè)計(jì)過程往往是一個(gè)不斷反復(fù)的過程,通過仿真提高系統(tǒng)的兼容性，給各個(gè)功能模塊或子單元最大的時(shí)序空間是我們追求的目標(biāo)，同時(shí)，還要考慮到器件工作在最惡劣情況下(Worstcase)系統(tǒng)的時(shí)序(timing)，過沖(Overshoot,Undershoot),EMI等方面的問題，這對于提高系統(tǒng)的穩(wěn)定性和可靠性起到非常重要的作用。1.3高速PCB仿真設(shè)計(jì)基本流程1.3.1P圖1-10PCB仿真設(shè)計(jì)的一般流程原理圖設(shè)計(jì)階段：編制元件表、建立連線網(wǎng)表、建立元器件封裝庫、確定電路邏輯符號與物理器件的映射（指定元器件封裝）PCB前仿真高速PCB的前仿真包括以下幾個(gè)方面：信號完整性(SI)仿真時(shí)序(TIMING)仿真電磁兼容性(EMI)仿真PCB布局布線：模板設(shè)計(jì)、確定PCB尺寸、形狀、層數(shù)及層結(jié)構(gòu)、元件放置、輸入網(wǎng)表、設(shè)計(jì)PCB布線規(guī)則、PCB交互布局、PCB走線、PCB光繪文件生成、鉆孔數(shù)據(jù)文件。PCB后仿真高速PCB的后仿真包括以下幾個(gè)方面：信號完整性(SI)后仿真，電源完整性(PI)后仿真，電磁兼容性(EMI)后仿真功能、性能、EMI測試：單板調(diào)試、性能測試、設(shè)計(jì)驗(yàn)證、溫度試驗(yàn)、EMI測試等。1.3.2基于CADENCEAllegro工具的板極仿真設(shè)計(jì)的流程Cadence板級系統(tǒng)設(shè)計(jì)的基本思路可用圖2.2所示的完整流程給予描述，各部分內(nèi)容如下：1. 項(xiàng)目管理器（ProjectManager）：管理項(xiàng)目設(shè)計(jì)所使用的工具及工具所產(chǎn)生的數(shù)據(jù)。2. 原理圖輸入（DesignEntry）：完成設(shè)計(jì)輸入，由Concept-HDL工具實(shí)現(xiàn)，在這一環(huán)境中，可以靈活使用各種工具，快速高效的將原理圖送入計(jì)算機(jī)，生成后續(xù)工具能夠處理的設(shè)計(jì)數(shù)據(jù)。3. 設(shè)計(jì)轉(zhuǎn)換（TransfertoPCBDesign）在原理圖設(shè)計(jì)完成之后，要生成描述其連接關(guān)系的文件及元件的封裝說明，以便能夠進(jìn)入布局布線設(shè)計(jì)，或者在布局、布線完成之后，要將其最終的PCB信息反饋到原理圖上，以保證原理圖與PCB設(shè)計(jì)的一致性。這種由前到后或由后到前的設(shè)計(jì)數(shù)據(jù)的轉(zhuǎn)換與傳遞都是由DesignSync工具完成的，它是連接前端原理圖設(shè)計(jì)與后端PCB設(shè)計(jì)的不可缺少的橋梁，完成原理圖到PCB或PCB到原理圖的數(shù)據(jù)傳輸。4.板極設(shè)計(jì)（Boarddesign）實(shí)現(xiàn)元器件的自動(dòng)與交互布局、信號自動(dòng)與交互布線、生成后續(xù)制造與裝配所需的各種數(shù)據(jù)文件，由Allegro工具實(shí)現(xiàn)。5.高速PCB規(guī)劃設(shè)計(jì)（FloorPlanner）PCBSI工具實(shí)現(xiàn)，在該環(huán)境中能夠完成高速PCB設(shè)計(jì)的性能分析，并將發(fā)現(xiàn)的問題傳遞，到前端的Concept-HDL或后端的PCBDesign，以便能夠得到糾正。在該環(huán)境中可以對PCB版圖進(jìn)行電磁兼容性（EMC）和信號完整性分析，并將分析結(jié)果傳遞到Concept-HDL和Allegro，從而不斷修改和完善PCB版圖，這一工具在信號頻率較高的PCB版圖設(shè)計(jì)中尤為有用。圖1-11Allgero板級設(shè)計(jì)流程基于CadenceAllegro設(shè)計(jì)工具的PCB設(shè)計(jì)流程圖第二章仿真設(shè)置從這一篇開始，我們進(jìn)入到仿真過程。在仿真之前，必須對需仿真的PCB一些參數(shù)進(jìn)行設(shè)置。2.1打開BRD文件打開PCBSI，啟動(dòng)CadenceProductChoices界面，如圖2－1，一般我們選擇AllegroPCBSI630(SPECCTRAQuest)：圖2－1仿真選擇窗口在打開的AllegroPCBSI630(SPECCTRAQuest)窗口中選擇菜單File＝》Open命令，通過瀏覽器打開所要仿真的BRD文件，出現(xiàn)如下界面：圖2-2AllegroPCBSI界面2.2調(diào)用并運(yùn)行設(shè)置向?qū)CBSI 在進(jìn)行拓?fù)涑槿『头抡鏁r(shí)，對要求仿真的PCB板必須正確包含以下信息：■網(wǎng)表（Netlist）正確描述了板中的器件和連接關(guān)系?！?PCB疊層信息（PCBstackupdata）為了抽取較精確的傳輸線模型必須提供的參數(shù)?！?DC電壓設(shè)置為了確定在拓?fù)浣Y(jié)構(gòu)中終端電壓值?！?器件類屬性（DeviceCLASS）要求仿真的器件的IC,IOorDISCRETE屬性正確，如集成電路為IC屬性，接插件為IO屬性，電阻為DISCRETE屬性等?！?仿真模型分配對于要求仿真網(wǎng)絡(luò)所涉及到的器件的仿真模型要正確分配。■ 正確的PINUSE屬性器件的PINUSE屬性包括BI,GROUND,IN,NC,OCA,OCL,OUT,POWER,TRI,UNSPEC，必須對該屬性正確設(shè)置。根據(jù)上述要求，PCB參數(shù)的設(shè)置主要包括：PCB板疊層參數(shù)設(shè)置、DC網(wǎng)絡(luò)的屬性設(shè)置、器件屬性設(shè)置(CLASS和PINUSE屬性)、信號模型分配等。其中PCB板疊層參數(shù)設(shè)置在前仿真中，由于沒有布線信息，可以在前仿真時(shí)不設(shè)置，但在后仿真時(shí)，由于此時(shí)要對實(shí)際布線結(jié)果進(jìn)行仿真，因此必須對板疊層參數(shù)進(jìn)行設(shè)置。PCB參數(shù)的設(shè)置可以手工單步設(shè)置也可以采用DatabaseSetupAdvisor自動(dòng)引導(dǎo)設(shè)置，手工單步設(shè)置與自動(dòng)引導(dǎo)設(shè)置每一步執(zhí)行后的的功能界面是一樣的。下面我們講述自動(dòng)引導(dǎo)設(shè)置的步驟，手工設(shè)置就不再重復(fù)。在進(jìn)行參數(shù)設(shè)置之前應(yīng)對所仿真的PCB有較詳細(xì)的了解。通過菜單Tools＝》SetupAdvisor命令打開DatabaseSetupAdvisor窗口，打開的窗口如下圖所示：圖2－3DatabaseSetupAdvisor窗口2.2.1編輯疊層參數(shù)和線寬以適應(yīng)信號線阻抗在上圖中2-3點(diǎn)擊“”按鈕會彈出DatabaseSetupAdvisor—Cross－Section窗口，在這個(gè)窗口中會出現(xiàn)一個(gè)“”按鈕，點(diǎn)擊這個(gè)按鈕將會彈出LayoutCrossSection窗口，在這個(gè)窗口里就可以按照上邊PCB加工廠家提供的疊層參數(shù)將該P(yáng)CB板的疊層所需的參數(shù)設(shè)置好，其窗口和設(shè)置好的參數(shù)入下圖：圖2－4LayoutCrossSection特征阻抗設(shè)置窗口參數(shù)設(shè)置好了之后，點(diǎn)擊該窗口左下角的“”按鈕關(guān)閉LayoutCrossSection窗口，這樣疊層就設(shè)置完了。上圖的Impedance列表不必輸入，它是根據(jù)前面輸入的介質(zhì)厚度、線寬和銅厚自動(dòng)計(jì)算出來的，我們每改動(dòng)一個(gè)參數(shù)的時(shí)候，按一下鍵盤的Tab鍵，Impedance值就會動(dòng)態(tài)的改變，這樣也可以驗(yàn)證PCB加工廠家提供的疊層參數(shù)是否正確。通常計(jì)算出的阻抗值與期望值只要差別不是太大，我們都認(rèn)為其是正確的，因?yàn)槊總€(gè)PCB加工廠家的工藝水平不同，實(shí)際生產(chǎn)出的PCB的阻抗值與Cadence理論計(jì)算出來的阻抗值肯定是有一定的偏差的。LayoutCrossSection窗口左下角還有關(guān)于板厚的動(dòng)態(tài)顯示，板厚為2mm+/-10％，最大不能超過2.2mm，如果板厚超厚了或者沒有達(dá)到2mm，還需要調(diào)整一下介質(zhì)或者銅厚，使最終板厚滿足2mm的要求。如果需要對差分信號進(jìn)行仿真，則將LayoutCrossSection窗口右下角的DiffrentialMode復(fù)選框“√”上，這樣參照下圖的設(shè)置將差分信號的線寬和線距設(shè)置正確，將CoulpingType的選項(xiàng)選成EDGE模式（信號線的邊緣vs.信號線邊緣）。參數(shù)設(shè)置結(jié)果如下圖所示：圖2－5LayoutCrossSection差分模式設(shè)置窗口在上圖中，如果我們改變線寬，在鍵盤上按Tab鍵或者將光標(biāo)移開時(shí)，將會彈出如下的窗口：圖2－6選擇計(jì)算的目標(biāo)窗口上圖的意思是選擇重新計(jì)算的目標(biāo)，即是，如果選擇DiffrentialImpedance那么就是線間距不變，重新計(jì)算一下阻抗值；反之，則是阻抗不變，調(diào)整線間距。我們通常是線間距不變重新計(jì)算阻抗值一般是調(diào)整線寬，實(shí)際上是改變線的間距，不知對否。。一般是調(diào)整線寬，實(shí)際上是改變線的間距，不知對否。同樣，在我們改動(dòng)線間距的時(shí)候也要彈出一個(gè)類似圖2-7的窗口來，照樣是線寬不變而重新計(jì)算阻抗值。其彈出的窗口如下：圖2－7選擇計(jì)算的目標(biāo)窗口2.2.2輸入DC網(wǎng)絡(luò)電平在上一步驟（疊層參數(shù)設(shè)置）進(jìn)行完之后，接下來點(diǎn)擊“”按鈕，下面就是對DC網(wǎng)絡(luò)的電平值進(jìn)行設(shè)置了。鼠標(biāo)點(diǎn)擊DatabaseSetupAdvisor—DCNets窗口內(nèi)的“”按鈕，就會彈出IdentifyDCNets窗口（在彈出該窗口之前，如果出現(xiàn)某某DC網(wǎng)絡(luò)沒有Power和GND焊盤的時(shí)候，關(guān)閉提示窗口即可）。打開窗口界面如下：圖2－8IdentifyDCNets窗口參照上圖2-8，將DC網(wǎng)絡(luò)的電平值進(jìn)行設(shè)置，例如：●選擇GND網(wǎng)絡(luò)，右邊電平值輸入“0”●選擇+3.3v網(wǎng)絡(luò)，右邊電平值輸入“3.3●選擇VCC網(wǎng)絡(luò)，右邊電平值輸入“5”選擇VCC18網(wǎng)絡(luò)，右邊電平值輸入“1.8”選擇VCC25網(wǎng)絡(luò)，右邊電平值輸入“2.5”點(diǎn)擊OK按鈕，關(guān)閉IdentifyDCNets窗口上邊有一些電源接的芯片可能由于找不到IBIS模型，這樣就不能對該芯片接的網(wǎng)絡(luò)進(jìn)行仿真，也就沒有必要指定該芯片電源的電平值了，大家在以后的仿真過程中具體問題具體對待，沒有必要指定電平的時(shí)候，可以不必指定。如果你對芯片接的網(wǎng)絡(luò)不是很清楚，那么就把所有DC網(wǎng)絡(luò)的電平值都輸入全。通過上邊的操作步驟可以看出，電源網(wǎng)絡(luò)命名比較規(guī)范能方便尋找電源并輸入電平值，而且不會遺漏。所以希望硬件工程師對于電源網(wǎng)絡(luò)起名一定要有規(guī)律。關(guān)于電源網(wǎng)絡(luò)指定電平的操作有不清楚的地方參看操作實(shí)例：設(shè)定電平值.avi2.2.3分立器件和插座器件的標(biāo)號歸類設(shè)置在DatabaseSetupAdvisor窗口中點(diǎn)擊“”按鈕，將進(jìn)入DatabaseSetupAdvisor—DeviceSetup窗口，點(diǎn)擊該窗口的中下部“”按鈕，DeviceSetup窗口彈出，需要設(shè)置的內(nèi)容主要是分立元件，即連接器、電阻、排阻、電容、電感、二極管和三極管等等。具體的填寫情況和含義見下圖2－9：圖2－9DeviceSetup窗口參照上圖設(shè)置完之后，點(diǎn)擊“”按鈕關(guān)閉DeviceSetup窗口，這時(shí)會彈出DeviceSetupChanges報(bào)告窗口，這個(gè)窗口詳細(xì)的列出了PINUSE和CLASS屬性變化。點(diǎn)擊Close關(guān)閉DeviceSetupChanges報(bào)告窗口，報(bào)告中把上邊選中的R*、C*等分立元件都羅列了出來。2.2.4器件賦上相應(yīng)的模型在進(jìn)行仿真前，要將器件賦上相應(yīng)的模型，CADENCE應(yīng)用DML模型，這種模型可以從IBIS轉(zhuǎn)換而來。在DatabaseSetupAdvisor－DeviceSetup窗口中點(diǎn)擊“”按鈕，將進(jìn)入DatabaseSetupAdvisor－SIModels窗口，點(diǎn)擊該窗口的中央的“”按鈕，SignalModelAssignment窗口彈出（如果彈出警告的窗口，選擇Yes繼續(xù)）。這個(gè)窗口的功能主要是對器件賦相應(yīng)的模型，以及對分立元件生成Espice模型。窗口界面見下圖：圖2－10SignalModelAssignment窗口該界面有三個(gè)標(biāo)簽欄，提供了三種不同的列表方式進(jìn)行模型分配，作用是一樣的：●CreateModel…可以用來產(chǎn)生IBISDeviceModel和EspiceDeviceModel。一般阻容器件模型和接插件模型使用該功能產(chǎn)生?！馞indModel…模型分配。例如給電阻R706分配模型：首先選中電阻R706（Devie名稱RESISTOR_SMD-31160025,1206R,51B），然后執(zhí)行FindModel…命令，出現(xiàn)ModelBrowser界面。在ModelTypeFilter中選中EspiceDevice，在ModelNamepattern中輸入通配符*，列出庫中的所有EspiceDevice模型。選中50或者resistor50后模型將自動(dòng)分配給器件R706?！馝ditModel…編輯模型參數(shù)●AutoSetup自動(dòng)分配模型。當(dāng)模型名與器件的Refdes名相同時(shí)，執(zhí)行AutoSetup命令可以自動(dòng)將模型分配給該器件?！馭ave…保存模型分配映射文件?！馤oad…調(diào)入模型分配映射文件?！馪erference…仿真參數(shù)設(shè)置。在賦器件模型之前要將模型所在的路徑賦正確（一般器件的IBIS模型都集中放在一個(gè)目錄下），模型的路徑管理菜單是：Analyze＝》SI/EMISim＝》Library或者點(diǎn)擊工具欄圖標(biāo)“”都可以打開如下的SignalAnalysisLibraryBrowser窗口：圖2－11SignalModelLibraryBrowser窗口 用公司仿真庫給器件賦模型我們公司有統(tǒng)一的仿真庫，所以要求用統(tǒng)一的仿真庫流程進(jìn)行模型配置。公司的仿真庫由專人進(jìn)行維護(hù)和管理。在使用仿真庫時(shí)直接調(diào)用總庫的NDX進(jìn)行瀏覽或查詢，自動(dòng)給器件賦上模型，然后在PCB仿真設(shè)計(jì)環(huán)境下直接調(diào)用dml文件（模型）進(jìn)行仿真。關(guān)于仿真庫的具體使用可參照《仿真庫使用手冊》。公司的仿真庫放在服務(wù)器1\ztelib\SigNoiseLib下，公司統(tǒng)一庫根據(jù)模型的分布和管理分成十個(gè)ndx文件，如下圖2－12：圖2－12公司仿真庫在給PCB的元件賦模型前，先進(jìn)行路徑設(shè)置：在PCB設(shè)計(jì)環(huán)境下，Setup→UserPreferences…→Design_paths→signoisepath:→選擇NDX文件所在目錄，如映射盤Z:\SigNoiseLib，如下圖所示：圖2-13設(shè)置公司仿真庫路徑一塊經(jīng)過仿真的單板的文件管理，應(yīng)該有其對應(yīng)的模型配置文件DAT，根據(jù)單板要仿真的器件先估計(jì)一下模型的分布情況，確定要調(diào)用的NDX文件，在PCB仿真設(shè)計(jì)環(huán)境下，把所用到的NDX調(diào)出來，如圖2－14：圖2－14調(diào)出所用到的ndx然后可以查看模型的自動(dòng)配置情況，操作如圖2－15：圖2－15按仿真庫自動(dòng)配置模型從圖2－16可以看到模型的自動(dòng)配置情況，在這過程，如果前面沒有對電源網(wǎng)絡(luò)進(jìn)行定義，會有一個(gè)提問，按“YES”繼續(xù)。圖2－16模型配置情況具體內(nèi)容請參見專門的《仿真庫使用手冊》和仿真庫管理流程仿真庫，接插件的仿真庫是如何建立的？這種仿真的可信度如何？。仿真庫，接插件的仿真庫是如何建立的？這種仿真的可信度如何？ 手工給器件賦模型如果需要手工調(diào)用模型，請按下面的步驟進(jìn)行：由于Cadence軟件不能直接使用IBIS模型，所以IBIS模型必須轉(zhuǎn)換成Cadence可識別的DML文件才可以，轉(zhuǎn)換的菜單在上圖3-11最下端的Translate＝》ibis2signoise，轉(zhuǎn)換之后的DML文件可以與IBIS文件放在同一目錄下，轉(zhuǎn)換的操作實(shí)例為：生成DS90CP22的DML文件.avi如果，你轉(zhuǎn)換IBIS模型報(bào)錯(cuò)的話，用IBIS模型的語法檢查程序：開始＝>程序＝>AllegroSPB15.7=>ModelIntegrity，進(jìn)行語法檢查，檢查結(jié)束后將正確的[Filename]改成所需模型名即可。DML文件轉(zhuǎn)換完成之后，下面就將這些文件所在的路徑加到DeviceLibraryFiles列表下邊，點(diǎn)擊AddExistingLibrary->按鈕，在下拉列表中選擇LocalLibraryPath選項(xiàng)，然后通過瀏覽器將DML文件所在的路徑指上去即可，具體的操作實(shí)例為：添加DML庫路徑.avi這時(shí)再看DeviceLibraryFiles下邊的列表里將多出來許多Dml的路徑文件，如下圖所示：圖2－17添加DML文件之后的SignalModelLibraryBrowser窗口上圖3-16的意思是DML模型的路徑是：E:\Simulation_Training\IBIS_Model\，阻、容和連接器件的Espice模型將加到與BRD文件同一目錄的devices.dml文件當(dāng)中,你現(xiàn)在可以打開devices.dml文件看看，文件是空的。到此，模型庫的路徑算是連接起來了，關(guān)閉SignalModelLibraryBrowser窗口。接下來的工作就是將庫路徑里面的模型加到相應(yīng)的器件上即可，賦元件的模型的具體的操作步驟為：在圖2-10所示的SignalModelAssignment窗口中找到要賦模型的器件并用鼠標(biāo)點(diǎn)擊該元件的Device名字鼠標(biāo)點(diǎn)擊下邊的按鈕在彈出的ModelBrowser窗口里面找到相應(yīng)的模型（注意上邊的三個(gè)模型過濾參數(shù)分別為：AllLibraries、IbisDevice和*）選擇Close按鈕關(guān)閉ModelBrowser窗口賦該元件的模型的圖解說明如下：圖2－18添加模型的圖解說明窗口按照此方法就可以將其它有IBIS模型的器件都賦上模型，對于阻、容器件，通常是沒有IBIS模型的，我們需要根據(jù)其值的大小創(chuàng)建一個(gè)Espice模型，創(chuàng)建的過程見下圖：圖2－19添加電阻Espice模型的圖解說明窗口在上圖1-13中點(diǎn)擊“”按鈕之后就會彈出如下圖3-19所示的窗口，照下圖2－20的參數(shù)設(shè)好之后點(diǎn)擊“”按鈕結(jié)束。圖2－20添加電阻Espice模型的圖解說明窗口（續(xù)）生成電阻模型的實(shí)例如下：生成2k電阻的ESpice模型.avi對于與仿真無關(guān)的阻、容器件可以不必都生成并賦上Espice模型，仿真哪個(gè)信號或者哪組信號，主要與這些信號相關(guān)的器件都有模型就可以了，到此，賦模型的工作結(jié)束了。這時(shí)再打開devices.dml文件，可以看到，已經(jīng)有添加的電阻的Espice模型。查找電阻模型的實(shí)例如下：查找電阻模型.avi2.2.5使用SIAudit進(jìn)行核查在DatabaseSetupAdvisor－SIModels窗口中點(diǎn)擊“”按鈕，將進(jìn)入DatabaseSetupAdvisor－SIAudit窗口，點(diǎn)擊該窗口的中央的“”按鈕，NetAudit窗口就會彈出，該窗口主要的功能就是檢查要仿真的網(wǎng)絡(luò)設(shè)置情況，相應(yīng)網(wǎng)絡(luò)的器件模型是否賦全，疊層設(shè)置的參數(shù)信息等等。假設(shè)需要對TC總線有仿真要求，我們對TC*信號檢查一下，在網(wǎng)絡(luò)過濾器中輸入TC*，按鍵盤Tab鍵，選擇TC1網(wǎng)絡(luò)并點(diǎn)擊按鈕，彈出的窗口如下：圖2－21NetAudit圖解說明窗口對于缺少模型的元件，需要返回上一步驟賦模型的窗口中進(jìn)行添加，如果沒有錯(cuò)誤就可以關(guān)閉NetAudit窗口了，在DatabaseSetupAdvisor－SIAudit窗口中點(diǎn)擊“”按鈕結(jié)束仿真設(shè)置向?qū)А?.3設(shè)置IO管腳的測試條件和邏輯門限值在給器件賦好模型后，我們還有一個(gè)需要經(jīng)常修改的地方，就是模型參數(shù)中的測試條件，這是因?yàn)橥黄骷牟煌δ艿腎O管腳可能使用的是同一個(gè)IOCell模型，廠家在測試這些管腳的功能參數(shù)時(shí)可能使用了不同的測試條件，因此我們在對不同的管腳所在的網(wǎng)絡(luò)進(jìn)行仿真時(shí)，必須根據(jù)該管腳實(shí)際測試條件進(jìn)行設(shè)置。執(zhí)行Analyze->SI/EMISim->Library…啟動(dòng)SignalAnalysisLibraryBrowser界面，選中你所需設(shè)置的器件，再啟動(dòng)ModelBrowser界面。選中所需管腳，點(diǎn)擊Editor，啟動(dòng)IOCellEditor界面，如圖229所示。其中有四個(gè)標(biāo)簽，我們會經(jīng)常修改的是Delaymeasurement標(biāo)簽，該標(biāo)簽的內(nèi)容必須根據(jù)DATASHEET的數(shù)據(jù)進(jìn)行填寫。因?yàn)楝F(xiàn)在公司有統(tǒng)一的IBIS模型庫，DATASHEET有這些參數(shù)的已加上了，但往往有些粗糙的DATASHEET沒有給出這些參數(shù)，此時(shí)使用該器件的設(shè)計(jì)人員必須向廠家咨詢獲得該參數(shù)，否則仿真將無法進(jìn)行。圖2-22修改IO管腳的測試條件另外，除了DelayMeasurement標(biāo)簽需要設(shè)置外，通常還需要設(shè)置輸入緩沖器模型InputSection標(biāo)簽中LogicThresholds的High和low值，如圖2-23所示。圖2-23設(shè)置IOCell中的邏輯門限值2.4差分驅(qū)動(dòng)器的設(shè)置當(dāng)仿真差分線時(shí)，可以將差分線一起提取拓樸，這就要將兩個(gè)驅(qū)動(dòng)器一起提取IO模型，這需要在模型中作些修改：執(zhí)行Analyze->SI/EMISim->Model，啟動(dòng)SignalModelAssignment界面，如圖2-24所示。選中你所需設(shè)置的器件，再啟動(dòng)IBISDeviceModelEditor界面。點(diǎn)擊需要設(shè)置成差分對的一個(gè)管腳，將自動(dòng)彈出IBISDevicePinData界面，如圖2－25所示。對于差分對，在DiffPairDate下面，選擇Type類型，如反向還是不反向，然后在MatePin中填入耦合管腳，如3，圖2-26所示，這樣就將2和3兩個(gè)管腳組成了一對，提取拓樸時(shí)會一起提出。圖2-24SignalModelAssignment界面圖2-25IBISDeviceModelEditor界面圖2-26IBISDevicePinData界面2.5仿真分析參數(shù)設(shè)置在仿真之前，還需要對信號的仿真分析參數(shù)進(jìn)行設(shè)置。在PCBSI界面中選擇Analyze＝》SI/EMI＝》Preferences菜單，彈出AnalysisPrefences窗口。1）首先選擇DeviceModels標(biāo)簽，如下圖2-27所示：圖2－27AnalysisPrefences窗口的DeviceModels標(biāo)簽欄■DefaultIOCellModels缺省IO單元模型。使用該項(xiàng)用來決定仿真時(shí)，如果遇到未賦模型的器件時(shí)是否使用缺省的IO單元模型。如果將UseDefaultsForMissingComponentModels的復(fù)選框選中，表示將使用缺省的IO單元模型。一般說來，該項(xiàng)沒有太大意義，缺省IO單元模型是Cadence的模型庫中的IO模型，它與實(shí)際具體的器件模型相比誤差較大，沒有使用價(jià)值?！?BufferDelaySelection緩沖器延時(shí)選擇。緩沖器延時(shí)有兩種選擇：On-the-fly和Fromlibrary。On-the-fly是根據(jù)測試負(fù)載的參數(shù)計(jì)算出BufferDelay曲線，F(xiàn)romlibrary是從庫中獲取。在實(shí)際應(yīng)用時(shí)，我們均是通過器件的DATASHEET查出測試條件由軟件自動(dòng)計(jì)算出BufferDelay曲線，因此該項(xiàng)通常設(shè)為On-the-fly。2）再選擇InterconnectModels標(biāo)簽，參照下圖2-28設(shè)置（基本上傳輸?shù)膯伟宥伎刂铺卣髯杩?0Ω，這里將默認(rèn)阻抗改成50Ω即可）：圖2－28AnalysisPrefences窗口的InterconnectModels標(biāo)簽欄其它標(biāo)簽欄內(nèi)的參數(shù)不必改動(dòng)，就按默認(rèn)設(shè)置即可，點(diǎn)擊“”按鈕關(guān)閉AnalysisPrefences窗口。下面是圖2-28的參數(shù)說明：UnroutedInterconnectModels組合框（對于PCB板中未連線的信號，采用以下參數(shù)）：●PercentManhattan：設(shè)定未連接的傳輸線的曼哈頓距離的百分比，缺省為100%。●DefaultImpedance：設(shè)定傳輸線特性阻抗，默認(rèn)為60ohm?！馜efaultPropVelocity：默認(rèn)傳輸速度，默認(rèn)值為1.4142e+008M/s，此時(shí)對應(yīng)εr=4.5，1ns延時(shí)對應(yīng)傳輸線長度為5600mil。11.81inch/ns信號在電路板上的傳輸速度的計(jì)算公式為：Velocity=3×108m/sεrε=r傳輸延時(shí)公式為：PropDelay=tpd=lengthvelocityRoutedInterconnectModels組合框（對于PCB板中已連線信號，采用以下參數(shù)）：CutoffFrequency：表明互連線寄生參數(shù)提取所適應(yīng)的頻率范圍，缺省為0GHz。在對IBIS的PACKEG等寄生參數(shù)進(jìn)行RLGC矩陣提取時(shí)，為了不考慮頻率的影響將截止頻率設(shè)為0，此時(shí)的矩陣不依賴于頻率，并且提取速度較快，但精度稍差。當(dāng)設(shè)置了截止頻率后，RLGC矩陣將是綜合矩陣，它將基于頻率的參數(shù)影響，考慮了頻率參數(shù)影響的RLGC矩陣具有較高的精度，但提取速度較慢。如果對該值設(shè)置，一般建議設(shè)置該值不要超過時(shí)鐘頻率的三倍。ShapMeshSize：表明將線看成銅皮的邊界尺稱范圍，即標(biāo)明作為場分析的最大銅箔尺寸。如果線寬大于這個(gè)尺寸值，則使用封閉形式公式進(jìn)行模型提取，缺省為50mil。ViaModeling：表明所采用的過孔模型。FastClosedForm：場模擬程序?qū)崟r(shí)產(chǎn)生一個(gè)過孔子電路而并沒有建立一個(gè)近似的RC電路，這樣節(jié)省了仿真時(shí)間，但沒有使用模型那么準(zhǔn)確。IgnoreVia：忽略過孔的影響。DetailedClosedForm：在互連模型庫中尋找相近似的過孔模型，如果沒有合適的模型，則由場模擬程序產(chǎn)生一個(gè)由近似RC矩陣組成的過孔模型并存儲在模型庫中。DiffpairCouplingWindow：差分對耦合窗口，表明用來定位差分對相鄰網(wǎng)絡(luò)的基于最小耦合長度的研究窗口的尺寸，缺省值為100mils。TopologyExtractionDifferentialExtractionMode：當(dāng)選中時(shí)，規(guī)定差分網(wǎng)絡(luò)只能被當(dāng)作一對線提取。當(dāng)不選時(shí)，差分網(wǎng)絡(luò)能單獨(dú)地提取。DiffpairTopologySimplification：差分拓樸的簡化模式，規(guī)定首先用提取拓樸的所有耦合路徑的最小距離計(jì)算，然后不平衡的最大長度為這個(gè)最小距離的幾倍（默認(rèn)為8）Crosstalk對于串?dāng)_分析，需要確定以下信息：GeometryWindow：用來說明在仿真時(shí)距離主網(wǎng)絡(luò)的互連線邊緣多少范圍內(nèi)（橫向和縱向均考慮）的網(wǎng)絡(luò)需要作為干擾源來考慮。如圖2-29所示。圖2－29Crosstalk說明MinCoupledLength：最小耦合長度。用來說明在GeometryWindows范圍內(nèi)，兩根相鄰線至少需要有多長的平行走線距離才考慮它們之間的串?dāng)_。MinNeighborCapacitance：最小耦合電容。確定在GeometryWindows范圍內(nèi)，線與線之間的最小電容耦合程度，在這個(gè)最小電容耦合度上進(jìn)行串?dāng)_分析。SSNDoPlaneModelling：此項(xiàng)用在對地平面進(jìn)行分析時(shí)，選擇該項(xiàng)，仿真器就將實(shí)平面當(dāng)成分布電路來考慮。3）選擇SimulationTab，如圖2－30所示:圖2-30AnalysisPrefences窗口的Simulation標(biāo)簽欄在運(yùn)行仿真前，還需要對仿真的脈沖參數(shù)進(jìn)行定義：Pulsecyclecount：通過指定系統(tǒng)傳輸?shù)拿}沖數(shù)目來確定仿真的持續(xù)時(shí)間。PulseClockFrequency：確定仿真中用來激勵(lì)驅(qū)動(dòng)器的脈沖電壓源的頻率。PulseDutycycle：脈沖占空比。Pulse/Stepoffset：脈沖偏移量，用來控制主網(wǎng)絡(luò)驅(qū)動(dòng)器與相鄰網(wǎng)絡(luò)驅(qū)動(dòng)器之間的激勵(lì)時(shí)間差。如果該值為正，則相鄰網(wǎng)絡(luò)驅(qū)動(dòng)器在主網(wǎng)絡(luò)驅(qū)動(dòng)器之后產(chǎn)生激勵(lì)。FixedDuration：指定仿真的持續(xù)時(shí)間長度。如果該值未確定，則仿真器動(dòng)態(tài)的為每一次仿真選擇時(shí)長。當(dāng)該值確定時(shí)，仿真運(yùn)行的時(shí)間就為該項(xiàng)中所確定的固定時(shí)間長度。此項(xiàng)值的大小與波形文件的大小成正比。WaveformResolution(Time)：波形分辨率，決定仿真過程中產(chǎn)生波形的采樣數(shù)據(jù)點(diǎn)的多少。RunSimulationinDebugmode：當(dāng)選擇該模式時(shí)，在仿真前仿真器會執(zhí)行該網(wǎng)絡(luò)的正確性檢查，在檢查通過后才進(jìn)行仿真。4)UnitsTab，如圖2-31所示：圖2-31AnalysisPrefences窗口的Units標(biāo)簽欄該項(xiàng)是用來對仿真所用到的各種參數(shù)的缺省單位進(jìn)行設(shè)置的。一般使用默認(rèn)設(shè)置。5)EMI，如圖2－32所示。圖2-32AnalysisPrefences窗口的EMI標(biāo)簽欄該項(xiàng)是用來設(shè)置EMI仿真時(shí)的參數(shù)。StandardPreferences設(shè)置：EMIRegulation：即國際上對EMI的一些規(guī)范。缺省是FCCClassA級。DesignMargindB：要求的設(shè)計(jì)余量，單位dB。缺省是10dB。AnalysisDistance：分析設(shè)備EMI的測量距離。缺省是3m。AdvancedPreferences設(shè)置：該項(xiàng)里主要對計(jì)算場的一些參數(shù)進(jìn)行設(shè)置。使用缺省即可。6)PowerIntegrity，如圖2－33所示。圖2-33AnalysisPrefences窗口的PowerIntegrity標(biāo)簽欄該項(xiàng)主要是對電源完整性參數(shù)的定義。使用缺省參數(shù)即可。第三章提取和建立拓樸進(jìn)行仿真在設(shè)置好仿真參數(shù)后，現(xiàn)在我們可以開始提取拓樸模型，并運(yùn)用SigXplorer軟件進(jìn)行仿真。3.1自動(dòng)提取拓?fù)湓诮榻B自動(dòng)提取拓?fù)淝?，先介紹一下關(guān)于物理net（PhysicalNet）與Xnet（ElectricalNet）的概念，如圖3-1所示：Physicalnet也就是我們所說的net，它指兩個(gè)或更多個(gè)元件之間的連接。如圖3-1中的網(wǎng)絡(luò)CLK0_1和CLK0R。Xnet是驅(qū)動(dòng)器（Drivers）和接收器(Receivers)之間的連接。一個(gè)Xnet包含所有的通過電阻、電容或連接器連接的Driver和Receiver。Xnet是一種抽取的網(wǎng)絡(luò)。如圖3－1中的XnetCLK0R網(wǎng)絡(luò)。我們通常所說的拓?fù)浣Y(jié)構(gòu)均指Xnet的拓?fù)?。圖3-1net（PhysicalNet）與Xnet（ElectricalNet）自動(dòng)拓?fù)涮崛∮袃煞N方式實(shí)現(xiàn)：3.1.1通過SignalAnalysis提取拓樸1）在PCBSI中執(zhí)行Analyze->SI/EMISim->Probe…啟動(dòng)SignalAnalysis界面，如圖3－2所示。圖3-2SingnalAnalysis界面可以從以下幾個(gè)途徑來選擇要進(jìn)行仿真的網(wǎng)絡(luò)：1、Net中直接輸入網(wǎng)絡(luò)名，同時(shí)該網(wǎng)絡(luò)高亮。2、點(diǎn)擊ListofNets…，選擇你要仿真的*lst文件，在Nets窗口出現(xiàn)所需仿真的網(wǎng)絡(luò)名，同時(shí)該網(wǎng)絡(luò)將高亮顯示。生成網(wǎng)絡(luò)列表文件步驟如下：在PCBSI窗口中選擇菜單Logic＝》CreateListofNets，彈出CreateListofNets窗口，如下圖3-3所示。在CreateListofNets窗口的NetFilter欄中輸入索引名，然后選擇要加入的網(wǎng)絡(luò)，在Listfilename欄輸入網(wǎng)絡(luò)列表的文件名，點(diǎn)擊Save按鈕，然后關(guān)閉CreateListofNets窗口。圖3－3CreateListofNets窗口3、點(diǎn)擊NetBrowser，出現(xiàn)網(wǎng)絡(luò)過濾器，通過它可以選擇網(wǎng)絡(luò)。4、最直接的方法是以鼠標(biāo)點(diǎn)擊所需仿真網(wǎng)絡(luò)的飛線。在選擇所需的仿真網(wǎng)絡(luò)后，所有的網(wǎng)絡(luò)名出現(xiàn)在net窗口中，你需要選擇當(dāng)前仿真網(wǎng)絡(luò)。對于某一個(gè)網(wǎng)絡(luò)的仿真，你可以選擇DriverPins（驅(qū)動(dòng)腳）、LoadPins（負(fù)載腳）和OtherPins（其它腳）。接下來就是選擇仿真形式，你可以選擇Reports報(bào)告形式、Waveforms波形形式，也可以抽取拓?fù)涞絊igXplorer中對拓?fù)溥M(jìn)行適當(dāng)?shù)木庉嫼头抡妗Ｔ赟ignalAnalysis窗口點(diǎn)擊Report可以生成結(jié)果報(bào)告，點(diǎn)擊Waveforms可以查看仿真波形，點(diǎn)擊Topology可以提取拓樸結(jié)構(gòu)進(jìn)入SigXplorer中仿真。對于Report和Waveforms這兩種形式在后面的過程中有相關(guān)的講述，下面是用抽取拓?fù)涞姆绞降絊igXplorer中仿真。3.1.2在PCBSI的ConstraintManager中抽取拓?fù)?、選擇菜單Constraints＝》ElectricalConstraintSpreadsheet或者點(diǎn)擊工具欄圖標(biāo)“”打開約束管理器窗口。2、左邊的樹狀窗口選擇Net＝》Routing＝》Wiring，見下圖所示：圖3－4約束管理器窗口3、選擇菜單Tools＝》Options，Options的參數(shù)照下圖設(shè)置（一般默認(rèn)值就是如此）圖3－5約束管理器的Options窗口4、點(diǎn)擊“”按鈕關(guān)閉Options窗口。5、在約束管理器右邊的網(wǎng)絡(luò)列表中找到并選擇網(wǎng)絡(luò)，點(diǎn)擊右鍵在彈出的菜單中選擇SigXplorer菜單選項(xiàng)，這樣就用SigXplorer打開了所需仿真網(wǎng)絡(luò)的拓樸模型，見下圖：圖3－6仿真網(wǎng)絡(luò)的拓樸模型6、選擇菜單File＝》SaveAs，輸入文件名，保存一下提取的拓樸模型。以上這6步驟的操作實(shí)例為：拓樸提取.avi3.2改變SigXplorer中的電路參數(shù)現(xiàn)在我們已經(jīng)進(jìn)入到SigXplorer，它的界面如圖3－7所示，在SigXplorer中我們開始進(jìn)行拓樸結(jié)構(gòu)的仿真。圖3-7SigXplorer630界面在界面的下方，有電子表格選項(xiàng)，包括Parameters、Measurement、Result、Command四個(gè)選項(xiàng)，可以根據(jù)需要在這四個(gè)選項(xiàng)中進(jìn)行相應(yīng)的選擇。拓?fù)鋱D中的Parameters中的各個(gè)參數(shù)都是可以修改的，修改方法是在Peremeters標(biāo)簽欄中對相應(yīng)的參數(shù)欄進(jìn)行修改即可：1、在SigXplorer的左下角的標(biāo)簽欄選取Parameters選項(xiàng)。2、點(diǎn)擊CIRCUIT前面的“＋”號，打開下拉列表；點(diǎn)擊板名前面的“＋”號，打開下拉列表；點(diǎn)擊傳輸線前面的“＋”號，打開下拉列表，如下圖3-8所示：圖3－8拓樸參數(shù)（ns單位）Peremeters標(biāo)簽欄中第一項(xiàng)CIRCUIT包含了兩個(gè)參數(shù)：tlineDelayMode和userRevision。TlineDelayMode表示在拓?fù)浣Y(jié)構(gòu)中傳輸線延時(shí)計(jì)算方式time和length，time表示以時(shí)間表示延時(shí)，length表示以長度表示延時(shí)。由于默認(rèn)的信號延遲都是以時(shí)間ns為單位計(jì)算的，通常我們將它換算成長度看起來直接一些，鼠標(biāo)左鍵點(diǎn)擊tlineDelayMode行的Value值time，點(diǎn)擊右邊出現(xiàn)的小箭頭選擇length，然后按TAB鍵切換，這時(shí)拓樸參數(shù)變成下圖所示的樣子：圖3－9提取的拓樸參數(shù)（長度單位）在Circuit下的userRevision表示目前的拓?fù)浒姹?，第一次一般?.0，以后修改拓?fù)鋾r(shí)可以將此處的版本提高，這樣以后在ConstraintManage里不用重新賦拓?fù)?，只要升級拓?fù)浼纯伞?.3SigXplorer中的仿真參數(shù)設(shè)置：同樣，在SigXplorer中對具體的拓樸進(jìn)行仿真時(shí)，還需要對一些相關(guān)參數(shù)進(jìn)行設(shè)置，有些參數(shù)在PCBSI中已經(jīng)設(shè)置了，在SigXplorer中要進(jìn)行確認(rèn)。選擇菜單Analyze＝》Preference打開AnalysisPreferences窗口，參照下列圖表對各個(gè)標(biāo)簽欄進(jìn)行設(shè)置：PulseStimulus標(biāo)簽欄：圖3－10仿真參數(shù)PulseStimulus標(biāo)簽欄MeasurementCycle：設(shè)置仿真器在第幾個(gè)周期進(jìn)行參數(shù)測量。一般情況下，由于驅(qū)動(dòng)器的瞬態(tài)效應(yīng)，我們對于時(shí)鐘信號從第三個(gè)周期進(jìn)行測量，對于其它的信號從第一個(gè)周期進(jìn)行測量。SwitchingFrequency：開關(guān)頻率或稱為脈沖頻率。該值決定了在設(shè)置激勵(lì)源為PULSE時(shí)所使用的頻率值，該值我們通常設(shè)置時(shí)鐘的頻率。DutyCycle：占空比，缺省設(shè)置為0.5。Offset：脈沖偏移量，用來控制主網(wǎng)絡(luò)驅(qū)動(dòng)器與相鄰網(wǎng)絡(luò)驅(qū)動(dòng)器之間的激勵(lì)時(shí)間差。如果該值為正，則相鄰網(wǎng)絡(luò)驅(qū)動(dòng)器在主網(wǎng)絡(luò)驅(qū)動(dòng)器之后產(chǎn)生激勵(lì)。（注：對于Fast/Typical/SlowDefinitions…中的各項(xiàng)設(shè)置不要輕易修改，Cadence中的缺省設(shè)置是針對最惡劣條件下的參數(shù)組合。）SimulationParameters標(biāo)簽欄：圖3－11仿真參數(shù)SimulationParameters標(biāo)簽欄FixedDuration：指定仿真的持續(xù)時(shí)間長度。如果這個(gè)值未確定，則仿真器動(dòng)態(tài)的為每一次仿真選擇時(shí)長。當(dāng)該值確定時(shí)，仿真運(yùn)行的時(shí)間就為該項(xiàng)中所確定的固定時(shí)間長度。這項(xiàng)值的大小與波形文件的大小成正比。如果我們需要仿真的是2M信號，一個(gè)周期應(yīng)該是500ns（τ＝1/f=1/2x106=5x10-7s=500ns），所以我們設(shè)成600ns，表示一個(gè)周期多一點(diǎn)。WaveformResolution：波形分辨率，決定仿真過程中產(chǎn)生波形的采樣數(shù)據(jù)點(diǎn)的多少。使用Default時(shí)，分辨率為傳輸線長的1/100。通常我們要求分辨率為最短傳輸線的1/10。CutoffFrequency：表明互連線寄生參數(shù)提取所適應(yīng)的頻率范圍，缺省為0GHz。在對IBIS的PACKEG等寄生參數(shù)進(jìn)行RLGC矩陣提取時(shí)，為了不考慮頻率的影響將截止頻率設(shè)為0，此時(shí)的矩陣不依賴于頻率，并且提取速度較快，但精度稍差。當(dāng)設(shè)置了截止頻率后，RLGC矩陣將是綜合矩陣，它將基于頻率的參數(shù)影響，考慮了頻率參數(shù)影響的RLGC矩陣具有較高的精度，但提取速度較慢。如果對該值設(shè)置，一般建議設(shè)置該值不要超過時(shí)鐘頻率的三倍。如果沒有特殊要求通常設(shè)置為0即可。BufferDelays：緩沖器延時(shí)選擇。緩沖器延時(shí)有兩種選擇：On-the-fly和Fromlibrary。On-the-fly是根據(jù)測試負(fù)載的參數(shù)計(jì)算出BufferDelay曲線，F(xiàn)romlibrary是從庫中獲取。在實(shí)際應(yīng)用時(shí)，我們均是通過器件的DATASHEET查出測試條件由軟件自動(dòng)計(jì)算出BufferDelay曲線，因此，這項(xiàng)值的內(nèi)容通常設(shè)為On-the-fly。SaveSweepCases：當(dāng)選擇時(shí)指明保存仿真波形和環(huán)境數(shù)據(jù)。Simulator：選擇仿真器，包括Tlsim和Hspice兩種，一般選擇Tlsim。SimulationModes標(biāo)簽欄：圖3－12仿真參數(shù)SimulationModes標(biāo)簽欄FTSMode(s)：設(shè)置Fast、Typical、Slow及其組合仿真模式。Fast：以快模式進(jìn)行仿真。Typical：以典型模式進(jìn)行仿真。Slow：以慢模式進(jìn)行仿真。Fast/Slow：驅(qū)動(dòng)器使用快模式，接收器使用慢模式。Slow/Fast：驅(qū)動(dòng)器使用慢模式，接收器使用快模式。為了在WorstCase下仿真，我們一般選擇Fast和Slow兩種模式進(jìn)行仿真，最后兩種模式Fast/Slow和Slow/Fast因?yàn)樵趯?shí)際中不容易遇到，所以我們一般不選。DriverExcitation驅(qū)動(dòng)的激勵(lì)方式Active_Drive：以設(shè)定的激勵(lì)源為驅(qū)動(dòng)端，僅將拓?fù)渲兄付ǖ尿?qū)動(dòng)源作為驅(qū)動(dòng)端進(jìn)行一次仿真。All_Drivers：如果是雙向驅(qū)動(dòng)和接收的話，兩個(gè)方向分別作為驅(qū)動(dòng)端進(jìn)行仿真，即當(dāng)作為驅(qū)動(dòng)時(shí)仿真一次；當(dāng)作為接收端時(shí)再仿真一次，每個(gè)能作為驅(qū)動(dòng)源的器件作為驅(qū)動(dòng)輪流仿真一次。MeasurementModes標(biāo)簽欄：圖3－13仿真參數(shù)MeasurementModes標(biāo)簽欄MeasureDelaysAt：延時(shí)測量的參考點(diǎn)，有兩種選擇：InputThresholds（輸入門限值）和Vmeas表示以輸出Buffer的參考電壓進(jìn)行測量的。通常選擇InputThresholds。ReceiverSelection：接收器選擇。有兩種選擇：All（表示所有非驅(qū)動(dòng)的器件都作為接收）和SelectOne（在仿真開始時(shí)它會讓你選擇其中的一個(gè)作為接收源）。根據(jù)需要選擇，通常選擇All。CustomSimulation：仿真內(nèi)容。包括：Reflection（反射仿真）、Crosstalk（串?dāng)_仿真）和EMI（電磁干擾仿真）。ReportSourceSamplingData：確定是否報(bào)告源采樣數(shù)據(jù)。點(diǎn)擊OK按鈕關(guān)閉AnalysisPreferences窗口。3.4SigXplorer中的仿真過程：1、在發(fā)送端IOCell模型的TRISTATE上點(diǎn)擊一下，在彈出的下面窗口中選擇Pulse選項(xiàng)：圖3－14設(shè)定激勵(lì)端StimulusState組合框：Pulse:表示激勵(lì)信號為連續(xù)脈沖方波，就是時(shí)鐘源性質(zhì)的波形，如果選擇Pulse，整個(gè)界面中的其他選項(xiàng)是灰的，不允許再選。Rise:表示激勵(lì)信號為上升沿。Fall：表示激勵(lì)信號為下降沿。QuietHi：表示激勵(lì)信號為恒高。QuietLo：表示激勵(lì)信號為恒低。Custom：表示激勵(lì)信號由該界面中的參數(shù)定制，此時(shí)界面中的其它參數(shù)將可設(shè)定。Tristate：表示三態(tài)。通常接收端設(shè)為該狀態(tài)。其它組合框只有在Custom狀態(tài)時(shí)可用。一般對于干擾源：pulse，rise，fall；被干擾對象：QuiteHi，QuiteLo；接收器：TristateTerminalInfo組合框：TerminalName：表示仿真信號的類型，有Data和Enable兩種。Data為要仿真的數(shù)據(jù)信號，Enable為使能信號，當(dāng)Enable為高時(shí)，仿真有效；當(dāng)為低時(shí)，為激勵(lì)源斷開終端時(shí)的仿真結(jié)果。StimulusType：表示激勵(lì)類型。StimulusName：取的激勵(lì)信號名。MeasurementInfo組合框：Cycle(s)：表示在第幾個(gè)周期測量數(shù)據(jù)。Terminal組合框：Offset：仿真信號相對于時(shí)鐘的延時(shí)。StimulusEditing組合框：該框設(shè)置時(shí)鐘信號的頻率(Frequency)、樣式(Pattern)和抖動(dòng)(Jitter)。2、點(diǎn)擊OK按鈕關(guān)閉圖3-14的設(shè)定激勵(lì)窗口。3、在SigXplorer窗口最底端選擇Measurements標(biāo)簽，點(diǎn)擊Reflection前面的“＋”號打開測量反射參數(shù)的列表，在彈出菜單中選擇需要測量的反射參數(shù)。5、選擇菜單File＝》Save，保存一下拓樸模型。6、在圖標(biāo)工具欄點(diǎn)擊“”進(jìn)行仿真。與反射相關(guān)的參數(shù)簡介：BufferDelayFall：如圖3－16所示。就是BufferDelay曲線從高電平下降到測量電壓值Vmeas時(shí)的延時(shí)值。BufferDelay曲線是軟件根據(jù)模型庫中測試負(fù)載參數(shù)計(jì)算得到的，測試負(fù)載參數(shù)必須根據(jù)器件的DATASHEET手冊得到，不能使用IBIS模型文件中缺省參數(shù)，原因是我們在進(jìn)行時(shí)序分析時(shí)器件的各種延時(shí)參考數(shù)據(jù)都是從DATASHEET中得到，而該數(shù)據(jù)是以DATASHEET中的測試負(fù)載為依據(jù)的。BufferDelayRise：如圖3－15所示。就是BufferDelay曲線從低電平上升到測量電壓值時(shí)的延時(shí)值。FirstIncidentFall：第一次開關(guān)下降時(shí)間。FirstIncidentRise：第一次開關(guān)上升時(shí)間。Monotonic：輸入波形的單調(diào)性檢查，如果上升或下降沿中有非單調(diào)性現(xiàn)象，則檢查結(jié)果為False。單調(diào)性如圖3－18所示。MonotonicFall：輸入波形上升沿的單調(diào)性檢查。MonotonicRise：輸入波形下降沿的單調(diào)性檢查。NoiseMargin：噪聲容限。如圖3－17所示。該值在Result中報(bào)告的是NoiseMarginHigh和NoiseMarginLow中的最小值。NoiseMarginHigh：高電平噪聲容限。是從VIHMin到超過VinMin電壓后震蕩波形的最低點(diǎn)的電壓差。NoiseMarginLow：低電平噪聲容限。是從VILMax到低于VILMax電壓后震蕩波形的最高點(diǎn)的電壓差。OvershootHigh：高電平過沖。如圖3－17所示。以0V為參考點(diǎn)，上升波形的最高點(diǎn)電壓值。OvershootLow：低電平過沖。如圖3－17所示。以0V為參考點(diǎn)，下降波形的最低點(diǎn)電壓值。PropDelay：如圖3－15所示。它是傳輸線的傳輸延時(shí)值。SettleDelay：是SettleDelayFall和SettleDelayRise兩者的最大值。SettleDelayFall：如圖3－16所示。它是從BufferDelay下降沿的Vmeas點(diǎn)開始到接收波形下降曲線最后一次穿過低電平閾值時(shí)的延時(shí)值。SettleDelayRise：如圖3－15所示。它是從BufferDelay上升沿的Vmeas點(diǎn)開始到接收波形上升曲線最后一次穿過高電平閾值時(shí)的延時(shí)值。SwitchDelay：是SwitchDelayFall和SwitchDelayRise兩者的最小值。SwitchDelayFall：如圖3－16所示。它是從BufferDelay下降沿的Vmeas點(diǎn)開始到接收波形下降曲線第一次穿過高電平閾值時(shí)的延時(shí)值。SwitchDelayRise：如圖3－15所示。它是從BufferDelay上升沿的Vmeas點(diǎn)開始到接收波形上升曲線第一次穿過低電平閾值時(shí)的延時(shí)值。以上參數(shù)中，Monotonic、MonotonicFall、MonotonicRise、NoiseMargin、NoiseMarginHigh、NoiseMarginLow、OvershootHigh、OvershootLow與信號完整性有關(guān)，其它的與時(shí)序仿真有關(guān)。圖3－15延遲測量參數(shù)（上升沿）圖3－16延遲測量參數(shù)（下降沿）圖3－17噪聲容限測量圖3－18單調(diào)性測量3.5SigWave的使用簡介點(diǎn)擊“”進(jìn)行仿真后，Cadence會自動(dòng)打開下面的SigWave仿真波形窗口：對左邊的一些波形的名稱舉例解釋如下：D24N17表示拓?fù)渲蠨24器件N17Pin處的波形；D24N17_buffdly表示接測試負(fù)載時(shí)N17Pin處的波形；D24N17_buffdlyi表示接測試負(fù)載時(shí)N17Pad處的波形；D24N17i表示拓?fù)渲蠨24器件N17Pad處的波形；注意對于buffdly和buffdlyi的波形只有驅(qū)動(dòng)端才有，對接收端，都只有輸入端Pin與Pad的兩個(gè)波形。圖3－19SigWave仿真波形窗口通過選擇水平標(biāo)尺?我們可以很方便的測量出OvershootHigh和OvershootLow等等。通過選擇水平相對標(biāo)尺，?我們可以很方便的測量出NoiseMargin等等。通過選擇垂直標(biāo)尺??我們可以很方便的測量出BufferDelayRise和BufferDelayFall等等。通過選擇垂直相對標(biāo)尺??我們可以很方便的測量出PropDelay等等。這些值在SigXplorer的下邊的Results標(biāo)簽欄中都有具體的結(jié)果，上邊只是介紹一下如何在SigWave中進(jìn)行測量的方法。3.6手工建立和調(diào)整拓?fù)?.6.1手工建立和調(diào)整拓樸的作用上次我們講述了自動(dòng)提取拓樸在SigXplorer中進(jìn)行仿真的過程，但當(dāng)我們還沒有PCB時(shí)，有時(shí)需要選擇器件，并對方案進(jìn)行評估，這時(shí)就需要手工建立拓樸。手工建立拓?fù)渚褪峭ㄟ^手工從模型庫中調(diào)入相應(yīng)器件的模型和互連線模型建立任何需要的拓?fù)浣Y(jié)構(gòu)，手工建立拓樸后的仿真過程與前面所述一致。還有，如果從仿真結(jié)果看出信號的質(zhì)量不理想，就需要調(diào)整拓樸結(jié)構(gòu)來改善仿真結(jié)果，如加上匹配電阻等，同樣調(diào)整拓樸結(jié)構(gòu)也是用手工的辦法。如果對拓樸結(jié)構(gòu)進(jìn)行了調(diào)整，如加上匹配電阻后，要在原理圖上作相應(yīng)的更改，并且將其反映到PCB上。3.6.2手工建立和調(diào)整拓樸的過程手工建立和調(diào)整拓?fù)涫窃赟igXplorer中進(jìn)行，啟動(dòng)SigXplorer有多種方式：1）在開始菜單中執(zhí)行Start->Program->AllegroSPB15.7->SigXplorer2）在PCBSI中執(zhí)行Tools->TopologyEditor3）在ConstraintManager中執(zhí)行Tools->SigXplorer用第一種方法啟動(dòng)后出現(xiàn)如圖3－20界面：圖3-20SigXplorerProductChoices界面選擇AllegroPCBSI630選項(xiàng)，進(jìn)入SigXplorer界面。在SigXplorer中執(zhí)行Edit->AddPart…命令，啟動(dòng)ModelBrowser界面，如圖3－21所示。圖3-21ModelBrowser界面5、ModelTypeFilter：列出了各種可用的模型類型。6、Library：列出了在當(dāng)前模型類型中可用的模型名。如圖3－21中在IbisDevice模型類型中，庫里包含了2048_58p、CY7C1041BVT等器件模型。對于IbisDevice模型類型，Library中列出的是器件模型名，各個(gè)器件的PIN有其對應(yīng)的IOCell模型，因此選擇其中的模型名后會出現(xiàn)SelectIBISDevicePin界面，如圖3－22所示