基于Verilog的數(shù)模轉(zhuǎn)換器的設(shè)計(jì)(2)

1、工學(xué)院本科生畢業(yè)設(shè)計(jì)（論文）學(xué)院（系）：電子與電氣工程學(xué)院專 業(yè):電子信息工程學(xué) 生:王曉寧指導(dǎo)教師:完成日期 2014南陽理工學(xué)院本科生畢業(yè)設(shè)計(jì)（論文）8位高速數(shù)模轉(zhuǎn)換器設(shè)計(jì)英文題目(8 bit high sp eed DAC)總計(jì)：表插畢業(yè)設(shè)計(jì)（論文）頁格：個圖：幅基于Verilog的數(shù)模轉(zhuǎn)換器的設(shè)計(jì)摘要數(shù)模轉(zhuǎn)換器是模擬與數(shù)字電路系統(tǒng)的轉(zhuǎn)換橋梁，通常是利用專用 的數(shù)/模轉(zhuǎn)換（D/A芯片來實(shí)現(xiàn)的。本文設(shè)計(jì)的是一種8位高速數(shù)模轉(zhuǎn)換器，設(shè) 計(jì)方案確定了輸入方式為并行輸入，輸出為電流互補(bǔ)輸出，以實(shí)現(xiàn)高速的要求， 然后在分析了轉(zhuǎn)換電路的性能參數(shù)以后，采用主從一分段式的電流舵結(jié)構(gòu)來實(shí)現(xiàn) 高速數(shù)模轉(zhuǎn)換，

2、電流源應(yīng)用電流分裂技術(shù)，其中開關(guān)采用全差分電流開關(guān)。利用 “自頂向下”的設(shè)計(jì)方法，采用 Verilog AMS硬件描述語言和原理圖描述相結(jié)合 的方式，設(shè)計(jì)了 8位高速數(shù)模轉(zhuǎn)換器，并在 Quartus 11軟件環(huán)境下對設(shè)計(jì)項(xiàng)目 進(jìn)行了編譯和時序仿真。關(guān)鍵詞數(shù)模轉(zhuǎn)換電路；Verilog硬件描述語言；并行串出；模擬仿真；Design of the DAC based on VerilogAbstract: Digital to analog converter (DAC) is a bridge between the digital world and the an alog world , us

3、ually uses a dedicated D / A con verter (D / A) chi p to achieve of. This article was designed to be a 8-bit high speed DAC design to determ ine the input for the p arallel input and out put for the curre nt compi eme ntary out pu t, in order to achieve high-s peed requireme nts, and the n an alyzes

4、 the circuit's performanee parameters after conversion, with master-slave a sub-type structure to achieve high-speed current-steering digital-analog conversion, Current source app licati on curre nt sp litti ng tech niq ue, which uses a fully differe ntial curre nt switch switches. One desig ns

5、a sim pie digital freque ncy meter system by tak ing adva ntage of the “ topdown” desig n app roach, and using the comb in atio n of Verilog- AMS hardware description Ianguage and schematic description Then， one compiles and simulates the propo sed p roject un der the software en vir onment in Quart

6、usll.Key words： Digital-analog converter circuit; Verilog hardware description Ianguage ; parallel string out ； simulation。目錄i=r數(shù)模轉(zhuǎn)換(D/A)電路，是數(shù)字系統(tǒng)中常用的電路之一，它是把數(shù)字量轉(zhuǎn)變成 模擬量的儀器， 其主要作用是把數(shù)字信號轉(zhuǎn)換成模擬信號， 通常是利用專用的數(shù) 模轉(zhuǎn)換(D/A)芯片來實(shí)現(xiàn)的。DAC0832是Analog Device公司生產(chǎn)的的8位數(shù)模 轉(zhuǎn)換(D/A)芯片，它是雙列直插式8位D/A轉(zhuǎn)換器。能完成數(shù)字量輸入到模擬 量(電流)輸出的轉(zhuǎn)換。即數(shù)

7、字信號被一位一位地寫入 DAC0832數(shù)模轉(zhuǎn)換(D/A)芯 片中，因此，DAC0832要與一個控制器配合使用才能發(fā)揮作用。常規(guī)的方法，是 以CPU乍為控制部件，通過軟件編程的方式來控制DAC0832從而實(shí)現(xiàn)數(shù)模轉(zhuǎn)換功能的。軟件實(shí)現(xiàn)法雖然簡單，但必將會占用大量的CPU時間，削弱了 CPL實(shí)時 處理能力， 降低了系統(tǒng)的可靠性。 針對以上情況， 在此設(shè)計(jì)了基于可編程邏輯器 件(F PGA)數(shù)模轉(zhuǎn)換電路，利用可編程邏輯器件(FP-GA)直接控制數(shù)模轉(zhuǎn)換(D/A) 芯片DAC0832進(jìn)行數(shù)模(D/A)轉(zhuǎn)換，取代傳統(tǒng)的“ CPU專用的數(shù)模轉(zhuǎn)換(D/A)芯 片”設(shè)計(jì)結(jié)構(gòu)，有利于提高系統(tǒng)的抗干擾能力和可靠性。

8、1.1 本課題研究的意義對于數(shù)模轉(zhuǎn)換器的設(shè)計(jì)， 大部分是采用 C 語言以及單片機(jī)編程來實(shí)現(xiàn)的。 隨著數(shù) 字電路技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，EDA技術(shù)取代了傳統(tǒng)的電子設(shè)計(jì)方法而成為數(shù) 字電路設(shè)計(jì)的主要技術(shù)。突出表現(xiàn)了 EDA技術(shù)的功能。而且通過本課題的研究， 能夠掌握數(shù)模轉(zhuǎn)換器的實(shí)現(xiàn)方法， 熟悉轉(zhuǎn)換器的工作過程， 掌握數(shù)模轉(zhuǎn)換器在實(shí) 際生活中的應(yīng)用方法， 這樣也有利于了解轉(zhuǎn)換器的實(shí)現(xiàn)過程， 掌握設(shè)計(jì)轉(zhuǎn)換器的 算法，提高能力。同時也掌握 EDA技術(shù)。1.2 國內(nèi)外研究現(xiàn)狀隨著數(shù)字技術(shù)，特別是計(jì)算機(jī)技術(shù)的飛速發(fā)展和普及，在現(xiàn)代控制、通信及 檢測等領(lǐng)域， 為了提高系統(tǒng)的性能指標(biāo)， 對信號的處理廣泛采用了數(shù)

9、字計(jì)算機(jī)技 術(shù)。由于系統(tǒng)的實(shí)際對象一般是模擬量(如溫度、壓力、圖像等) ，要使計(jì)算機(jī) 或者數(shù)字儀表能識別、處理這些信號，必須先把這些虛擬信號轉(zhuǎn)換為數(shù)字信號。在數(shù)字模擬混合電路系統(tǒng)中，數(shù)模轉(zhuǎn)換器是不可缺少的關(guān)鍵電子元器件。當(dāng) 前，為了適應(yīng)計(jì)算機(jī)、 通訊和多媒體技術(shù)的飛速發(fā)展以及高新技術(shù)領(lǐng)域數(shù)字化進(jìn) 程的不斷加快， 數(shù)模轉(zhuǎn)換器在工藝、 結(jié)構(gòu)和性能上都有了很大的變化， 正朝著低 功耗、高速度和高分辨率的方向發(fā)展。 進(jìn)入20世紀(jì)90年代后， 結(jié)合基于數(shù)模轉(zhuǎn) 化器的設(shè)計(jì)， 可編程邏輯集成電路技術(shù)也進(jìn)入飛速發(fā)展時期。 器件的可編程門數(shù) 超過了百萬門，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊的 SoPC這種大規(guī)?？删幊踢壿?/p>

10、芯 片的出現(xiàn)為單片機(jī)芯片重構(gòu)開辟了新的途徑。本課題就是要以FPG/CPLD器件作為載體，以現(xiàn)代EDA技術(shù)為手段，應(yīng)用EDA技術(shù)實(shí)現(xiàn)一種固定信號格式的串并 轉(zhuǎn)換，利用Verilog-AMS語言對一塊可編程邏輯器件進(jìn)行編程. 實(shí)現(xiàn)單片機(jī)串行 口輸出的串行數(shù)據(jù)到8位并行數(shù)據(jù)的轉(zhuǎn)換。目前，國內(nèi)ADC的結(jié)構(gòu)主要集中在全并行，積分型，逐次比較型等較低精 度高速或低速高精度的結(jié)構(gòu)上，近些年來，隨著設(shè)計(jì)的環(huán)境，工藝條件的迅速改 善，國內(nèi)有數(shù)家集成電路設(shè)計(jì)公司在開發(fā)模數(shù)轉(zhuǎn)換器電路產(chǎn)品，包括許多高等教育單位（如復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室、東南大學(xué)、西安交通大學(xué)等）都在開展一些先進(jìn)技術(shù)。國外生產(chǎn)數(shù)模轉(zhuǎn)

11、換器的最著名的廠家主要有（TI德州儀器、NS國家半導(dǎo)體 等），研究實(shí)力比較強(qiáng)，擁有先進(jìn)的數(shù)模轉(zhuǎn)換系列芯片，占據(jù)高端芯片的大部分 市場。1.3本課題研究的主要內(nèi)容對數(shù)模轉(zhuǎn)換器的理解和設(shè)計(jì)，首先將單片機(jī)分成幾個大的模塊，再向下劃分 成功能單一的模塊。然后運(yùn)用硬件描述語Verilog語言對各個模塊進(jìn)行邏輯描述， 同時應(yīng)用EDAM成開發(fā)工具Quartus II軟件提供的時模擬器對各個模塊（包括各 子模塊和頂層模塊）的功能進(jìn)行軟件仿真。完成軟件真后下載到 FPGXCPL器件 中進(jìn)行硬件級的測試。課題采用GW48-C型EDAK箱對所設(shè)計(jì)的軟核模塊進(jìn)行硬件 級的測試。箱內(nèi)的可編程邏輯器件是 Alter司的F

12、LEX 10K（屬于FPG類型）系列器 件中的EPFI0K10LC84-4由EPFIOKIOL84 4器件的邏輯門有限，以單獨(dú)完成了串 行口等模塊的硬件級測試。2數(shù)模轉(zhuǎn)換電路的概述2.1數(shù)模轉(zhuǎn)換器的基本原理與組成（1）D/A轉(zhuǎn)換器的基本工作原理數(shù)模轉(zhuǎn)換器是一種將二進(jìn)制數(shù)字量形式的離散信號轉(zhuǎn)換成以標(biāo)準(zhǔn)量（或參考量）為基準(zhǔn)的模擬量的轉(zhuǎn)換器，數(shù)/模轉(zhuǎn)換就是將數(shù)字量轉(zhuǎn)換成與它成正比的模擬量。對于線性模數(shù)轉(zhuǎn)換器：Vo=VRD（2-1）其中，D是數(shù)字輸入，VR是模擬參考輸入，Vo是模擬輸出。這里的模擬輸出可以是電壓，也可以是電流。若用二進(jìn)制表示時，（22）式中an為l或0,由數(shù)字所對應(yīng)的位的邏輯電平來決定

13、：N是數(shù)字輸入D的位數(shù)。-1-2-n=匸?D=ai2 +322 + an2由此，（2. 1）式又可以寫為Vo=VRS；a（23）I以上表明，輸出模擬量與輸入數(shù)字量成正比。輸出模擬量是由一系N-進(jìn)制分量疊加而成的。對于單位數(shù)字量的變化，模擬輸出是按等幅度的階躍的量變化 的。（2）電路組成數(shù)模轉(zhuǎn)換電路基本上是由解碼網(wǎng)絡(luò)、模擬開關(guān)、求和放大器和基準(zhǔn)電源組成。如所示。12.2 D/A轉(zhuǎn)換器的結(jié)構(gòu)圖根據(jù)加權(quán)網(wǎng)絡(luò)等部分實(shí)現(xiàn)方法不同，常見的D/A轉(zhuǎn)換器結(jié)構(gòu)可以分為電流型、 電壓型和電荷型等。電流定標(biāo)型D/A轉(zhuǎn)換器分三種：權(quán)電阻型D/A轉(zhuǎn)換器、R-2R 梯形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器、電流舵型D/A轉(zhuǎn)換器。其中最符

14、合告訴特點(diǎn)的就是 本設(shè)計(jì)采用的電流舵型D/ A轉(zhuǎn)換器。而溫度計(jì)解碼電路結(jié)構(gòu)具有良好的匹 因此為了優(yōu)化面積，提高性能，權(quán)高位使用溫度計(jì)譯碼， 低位使用二進(jìn)電流舵型結(jié)構(gòu)的 D/ A轉(zhuǎn)換器易于滿足高速度、 高精度的要求；同時在D/A轉(zhuǎn)換器的設(shè)計(jì) 中，二進(jìn)制解碼電路簡單，占用芯片面積小，有利于提高工作速度，但其匹配性差，有毛刺 現(xiàn)象，易引入較大的 DNL誤差，在高位時尤其嚴(yán)重， 配性能，毛刺小，但其結(jié)構(gòu)復(fù)雜，面積和功耗相應(yīng)較大。衡兩者，高速D/A轉(zhuǎn)換器設(shè)計(jì)般采用電流舵結(jié)構(gòu)， 制譯碼。本設(shè)計(jì)采用電流舵型D/ A轉(zhuǎn)換器。電流舵型D/A轉(zhuǎn)換器，又稱電流源型D/A轉(zhuǎn)換器，是用有源器件（一般是MOS 管）構(gòu)成的

15、電流源來提供加權(quán)電流。與電阻型加權(quán) D/ A轉(zhuǎn)換器相比，電流舵型D /A轉(zhuǎn)換器速度非常快，對開關(guān)的寄生參數(shù)不敏感。一般分段電流舵D/A轉(zhuǎn)換器的整個電路由鎖存器、二進(jìn)制碼.溫度計(jì)碼解碼電 路、電流源陣列（包括二進(jìn)制加權(quán)電流源和溫度計(jì)加權(quán)電流源兩部分）、基準(zhǔn)電壓源，放大器等單元模塊組成。根據(jù)告訴電流舵數(shù)模轉(zhuǎn)換器的組成，得到如圖2-1的系統(tǒng)框圖電流源根據(jù)權(quán)系數(shù)不同，可分為二進(jìn)制加權(quán)型和一進(jìn)制加權(quán)型（溫度計(jì)型）。二進(jìn) 制電流舵型D/A轉(zhuǎn)換器的電路原理框圖如圖2所示。二進(jìn)制型電流舵D/A轉(zhuǎn)換 器的工作原理與電阻加權(quán)型基本類似，只是用加權(quán)的電流源來代替加權(quán)的電阻來 提供權(quán)電流。電流源提供加權(quán)電流可以通過兩

16、種方式來實(shí)現(xiàn)。 一種是改變電流源 MOS勺寬長比，如最低位寬長比為W/L,高一位寬長比為2W/L,依次電流源MOS 管的寬長比按指數(shù)2向上增長；二是改變相同尺寸 MOSt的個數(shù)，最低位用1 個，高一位用2個，向上個數(shù)按指數(shù)2增長。后者的匹配性方面效果比前者好。圖2二進(jìn)制電流型D/A轉(zhuǎn)換器一進(jìn)制加權(quán)型DZA轉(zhuǎn)換器的電路原理框圖：一進(jìn)制電流舵加權(quán)型 （溫度計(jì) 型）D/A轉(zhuǎn)換器（如圖3所示）先將二進(jìn)制編碼的數(shù)字輸入轉(zhuǎn)變?yōu)橐贿M(jìn)制碼 （溫度 計(jì)碼），然后用一進(jìn)制編碼分別控制一個電流源流向負(fù)載或地。表1是2位二進(jìn)制編碼與一進(jìn)制轉(zhuǎn)換的真值表。圖3溫度計(jì)碼電流型D/A轉(zhuǎn)換器表1二進(jìn)制碼-溫度計(jì)碼的真值表二進(jìn)制

17、編碼對應(yīng)溫度計(jì)碼00000010011001111111與11位二進(jìn)制編碼相對應(yīng)的一進(jìn)制編碼有2n 1位，當(dāng)二進(jìn)制編碼換算成十 進(jìn)制數(shù)為D寸，一進(jìn)制編碼的低D位全部為1，其他全部為00也就是隨著二進(jìn)制編 碼逐漸增大，相應(yīng)的一進(jìn)制編碼的各位（從低位向高位）依次由0變?yōu)?o3系統(tǒng)硬件的設(shè)計(jì)3.1總體的結(jié)構(gòu)設(shè)計(jì)通過上述介紹的D/A轉(zhuǎn)換器的結(jié)構(gòu)，我們深刻了解了他的優(yōu)點(diǎn)和不足之處。 對本設(shè)計(jì)的著眼在8位高速數(shù)模轉(zhuǎn)換器，我們需要選擇合適的結(jié)構(gòu)來實(shí)現(xiàn)這一目 標(biāo)。首先，輸入方式從兩種輸入方式中選擇并行輸入，因?yàn)橄鄬τ诖休斎敕绞絹碚f，并行數(shù)字輸入結(jié)構(gòu)最大的優(yōu)點(diǎn)就是速度更快， 雖然并行數(shù)字輸入結(jié)構(gòu)有電 路復(fù)雜程

18、度隨著分辨率的提高而增加的缺點(diǎn)，但是由于設(shè)計(jì)要求分辨率為8位,相對不高， 而速度是要實(shí)現(xiàn)的主要參數(shù)要求， 因此權(quán)衡兩方面， 選擇并行數(shù)字輸 入結(jié)構(gòu)。其次，輸出采用電流輸出作為所設(shè)計(jì)的 D/A 轉(zhuǎn)換器的輸出方式， 由于電 流輸出和電壓輸出相比， 具有速度快的特點(diǎn)， 若想把輸出電流轉(zhuǎn)變?yōu)殡妷海?則再 加一級電流變電壓的電路即可。如前所述， D/A 轉(zhuǎn)換器根據(jù)工作原理可分為電流 定標(biāo)、電壓定標(biāo)和電荷定標(biāo)三種。 電壓定標(biāo) D/A 轉(zhuǎn)換器的一個嚴(yán)重的缺點(diǎn)是位數(shù) 較多的D/A轉(zhuǎn)換器所需要的組件太多；電荷定標(biāo)D/A轉(zhuǎn)換器的缺點(diǎn)是當(dāng)轉(zhuǎn)換器位 數(shù)較多時， 需要的電容比會很大， 并且大量的大電容會增大電路的面積。

19、 電壓定 標(biāo)和電荷定標(biāo)特別適合 MOSt路采用，而電流定標(biāo)多用于雙極D/A轉(zhuǎn)換器，由于 同種條件下，電流定標(biāo)結(jié)構(gòu)的D/A轉(zhuǎn)換器的速度性能優(yōu)于電壓定標(biāo)和電荷定標(biāo)結(jié) 構(gòu)的D/A轉(zhuǎn)換器，因此根據(jù)現(xiàn)有條件和目標(biāo)參數(shù)，選用電流型作為D/A轉(zhuǎn)換器的 工作方式。由于所設(shè)計(jì)的D/A轉(zhuǎn)換器的分辨率是8位，擬采用分段電流舵（高四 位）4 十 4（低四位 ） 形式進(jìn)行內(nèi)部結(jié)構(gòu)設(shè)計(jì)， 這樣可以大大降低權(quán)電流晶體管的發(fā) 射極面積比， 充分利用芯片面積， 這種組態(tài)對于 8位甚至更高位或更高分辨率的 D/A轉(zhuǎn)換器是非常適用的。工藝實(shí)驗(yàn)選用重慶二十四所的3卩m工藝線作為實(shí)驗(yàn)的基礎(chǔ)，采用雙極工藝研制。3.2 各單元電路設(shè)計(jì)3.

20、2.1電路網(wǎng)絡(luò)組態(tài)設(shè)計(jì)D/A轉(zhuǎn)換器的電路組態(tài)有二進(jìn)制加權(quán)電流源組態(tài)、等值電流源組態(tài)、主一從 梯形網(wǎng)絡(luò)結(jié)構(gòu)和分段梯形結(jié)構(gòu)等幾種，個個組態(tài)都有其各自的特點(diǎn)。（1）二進(jìn)制加權(quán)電流源電路在該結(jié)構(gòu)的單片實(shí)現(xiàn)中，為了避免VBE失配造成的誤差，必須保持二進(jìn)制加 權(quán)電流源晶體管的射極電流密度相等。 實(shí)際上，是通過電流源晶體管發(fā)射極面積 配比實(shí) 現(xiàn)的 ， 即8位 D/A 轉(zhuǎn)換器的 各個電 流源晶體管發(fā)射極 面積比為 2:26:25:2:23:2:2:1，MSB和LSB兩個電流源晶體管發(fā)射極面積的配比就需要128:1 ，因此對于高位轉(zhuǎn)換器來說，所有電流源晶體管發(fā)射極面積的完全配比并 不現(xiàn)實(shí)。（2）等值電流源電路采

21、用等值電流源與按二進(jìn)制方式對電流進(jìn)行配比的 R 一 ZR梯形網(wǎng)絡(luò)進(jìn)行結(jié) 合可以避免發(fā)射極面積配比和二進(jìn)制加權(quán)電流源相關(guān)的不等切換問題。 但等值電 流源組態(tài)中發(fā)射極電流是由發(fā)射極電阻 RE選擇設(shè)定的，為了消除VBE失配的影 響，發(fā)射極電阻要選的足夠大，大量的大電阻無疑會增加芯片面積。（3）分段梯形結(jié)構(gòu)分段梯形網(wǎng)絡(luò)由三部分構(gòu)成 : 階躍發(fā)生器、段發(fā)生器和段譯碼器。分段 D/A 轉(zhuǎn)換器的工作原理 : 四個等值電流源產(chǎn)生段電流他們都等于滿刻度輸出電流的四 分之一，段電流的特定組合由段譯碼器的輸出選定。 這種結(jié)構(gòu)的轉(zhuǎn)換器只具有單調(diào)性特點(diǎn)，不滿足高速的要求。（4）主一從梯形網(wǎng)絡(luò)這種方案中， 基本或主要的梯

22、形網(wǎng)絡(luò)用于較高位， 而其次的或從屬的梯形網(wǎng) 絡(luò)則用于較低位。電路的工作如圖 4所示。圖4利用主-從梯形網(wǎng)絡(luò)組態(tài)組成的8位D/A轉(zhuǎn)換器圖4中，主梯形網(wǎng)絡(luò)中最后的晶體管 Q 產(chǎn)生等于主梯形網(wǎng)絡(luò)中最低位的電流 I 。該電流用于驅(qū)動從梯形網(wǎng)絡(luò)，并在從梯形網(wǎng)絡(luò)中進(jìn)一步分配構(gòu)成余下各位電 流，即實(shí)現(xiàn)了電流分裂。 權(quán)電流晶體管發(fā)射極面積的等比例配比是保證權(quán)電流精 密匹配的重要條件之一， 而權(quán)電流精密匹配又是保證轉(zhuǎn)換器精度的關(guān)鍵。 采用電 流分裂技術(shù)避免了晶體管發(fā)射極面積比例太懸殊， 大大減小了管芯面積， 而且保 證了權(quán)電流的精密匹配， 同時也為轉(zhuǎn)換器的精度要求提供了保障。 因此這種組態(tài) 對于8位甚至更高位或

23、更高分辨率的 D/A 轉(zhuǎn)換器非常適用。下面圖5為所設(shè)計(jì) D/A 轉(zhuǎn)換器實(shí)際所采用的組態(tài)圖， 從圖5可以很清楚的看到 電流分裂技術(shù)的應(yīng)用和R一 ZR網(wǎng)絡(luò)與加權(quán)電流源網(wǎng)絡(luò)的綜合運(yùn)用，這可以看作 是主一從梯形網(wǎng)絡(luò)的一種特殊情況。 這種結(jié)構(gòu)在電路的最低位中采用以面積配比 電流鏡組態(tài)的有源電流配比法， 圖5中，從梯形網(wǎng)絡(luò)最低 4位用有源電流配比構(gòu)成， 即通過面積定標(biāo)的電流鏡完成。圖中各電流存在如下關(guān)系：1）（2）（3）11:12:13:14=8:4:2:l 16:17:15:19=8:4:2:216+17+15+19=15最終電路權(quán)電流輸出晶體管發(fā)射極面積之比為：Q1:Q2:Q3:Q4:Q5:Q6:Q7

24、:Q8:Q9=8:4:2:l:l:4:2:l:l(4)圖 5 使發(fā)射極面積配比要求減至最小的組態(tài)圖從完全采用有源電流配比網(wǎng)絡(luò)的27:1懸殊比例降為23:1。R一 ZR網(wǎng)絡(luò)與加 權(quán)電流源網(wǎng)絡(luò)的綜合運(yùn)用，揚(yáng)長避短，大大降低了電路的復(fù)雜程度，使設(shè)計(jì)的 D/A 轉(zhuǎn)換器發(fā)射極面積配比減到最小。3.2.2 電流開關(guān)設(shè)計(jì)電流定標(biāo) D/A 轉(zhuǎn)換器的性能和響應(yīng)速度強(qiáng)烈依賴于電路所用電流開關(guān)的特 性。為適合高速 D/A 轉(zhuǎn)換器的應(yīng)用，電流開關(guān)應(yīng)該必須具有如下特性 :(1) 高速。開關(guān)速度高表明電路能在瞬間迅速切換。為了減少寄生電容的影 響，在切換接點(diǎn)處的電壓擺幅必須保持為最小。(2) 隔離好。在電路的數(shù)字切換信號

25、和電路系統(tǒng)的模擬部分之間提供良好的 隔離。(3) 反向漏電流小。關(guān)態(tài)時，通過開關(guān)的漏電流應(yīng)小到可以忽略不計(jì)。(4) 邏輯兼容性。切換動作所需之邏輯控制信號電平和振幅與常規(guī)D/A/轉(zhuǎn)換器電路設(shè)計(jì)及模擬仿真的邏輯電平相兼容。在雙極型電流開關(guān)中， 電流的切換作用是利用二極管或晶體管的正向或反向 偏置實(shí)現(xiàn)的。在正常工作條件下，由于硅Pn結(jié)的反向漏電流與位電流相比小 得可以忽略不計(jì)， 所以除非由于溫度升高引起的溫度效應(yīng)， 一般情況下， 低反相 漏電流并不是設(shè)計(jì)中應(yīng)該考慮的主要問題。D/A轉(zhuǎn)換器所用的電流開關(guān)有兩種，單端式和差分式，差分式電流開關(guān)，避 免了開關(guān)節(jié)點(diǎn)處的大電壓擺幅，因此，比單端式的電流開關(guān)有

26、更快的切換速度。 因此采用全差分電流開關(guān)作為所設(shè)計(jì) D/A 轉(zhuǎn)換器的電流開關(guān)。原理如圖 6所示。圖6 全差分電流開關(guān)示意圖晶體管Q5所起的作用是恒流源，當(dāng)數(shù)字輸入為“ 1”時，即輸入到Q4的基極 電壓VB>VT內(nèi)部的邏輯閩值電壓），Q4截止，Q1截止，Q3t通，Q2導(dǎo)通，此時Q6 的集電極電流通過Q3和Q2俞出到lout ;當(dāng)數(shù)字輸入為“ O'時，即輸入到Q4勺 基極電壓VBvVT內(nèi)部的邏輯閩值電壓），Q3截止，Q2截止，Q1導(dǎo)通，Q4t通，Q6 的集電極電流通過Q4和Q1輸出到lout，因此lout與EQ 存在互補(bǔ)關(guān)系。由于Q1, Q2 Q6發(fā)射極面積與流過的電流成正比（按權(quán)值

27、設(shè)計(jì)的），因此各 管的VBE和HFE接近于相等，并且工藝上要嚴(yán)格匹配，做到位開關(guān)差分對管（Q1、 Q2 Q7 Q8）和恒流晶體管（Q6, Q2）的VB和h差異最小。這種開關(guān)比壓控開關(guān)速 度快，其速度與被切換的電流幾乎無關(guān)，此開關(guān)中 npn差分對管（Q1和Q2, Q7和 Q8）的發(fā)射極相連接，使得無論位的邏輯狀態(tài)是“ 0”或“I”，差分對管的發(fā)射 極電壓相同， 位電流不對晶體管的寄生電容進(jìn)行沖放電， 因此這大大提高了開關(guān) 速度，但是差分開關(guān)存在因開關(guān)晶體管 P有限而造成的輸出電流誤差，這是電流 源偏置設(shè)計(jì)需要解決的問題。3.2.3 電流源偏置設(shè)計(jì)由于存在差分開關(guān)因開關(guān)晶體管 p 有限而造成輸出電

28、流誤差的實(shí)際問題， 因 此，設(shè)計(jì)電流源偏置時要考慮可以消除基極電流誤差的電路。設(shè)計(jì)中所采用的電流源偏置的電路原理圖如圖 7所示。圖7消除基極電流誤差的反饋偏置電路在該電路中，圍繞運(yùn)算放大器 A的反饋環(huán)路添加了晶體管 QA以致電流IA 相對于所有定標(biāo)的電流比工re,高出的數(shù)量均等于QA的基極電流labIA=I ref +1 AB=（ p +1）I ref / p（6）它己無基極電流誤差。換言之，電流開關(guān)的基極電流誤差補(bǔ)償是通過圖7中的晶體管Q的基極電流，把與失調(diào)電流相等的數(shù)量引進(jìn)到偏置反饋環(huán)路中而實(shí)現(xiàn) 的。3.38位D/A轉(zhuǎn)換器3.3.1引腳及其功能DAC083是雙列直插式8位D/A轉(zhuǎn)換器。能完

29、成數(shù)字量輸入到模擬量（電流） 輸出的轉(zhuǎn)換。圖8和圖9分別為DAC083的引腳圖和內(nèi)部結(jié)構(gòu)圖。其主要參數(shù)如下： 分辨率為8位，轉(zhuǎn)換時間為1卩S,滿量程誤差為± 1LSB參考電壓為（+10-10）V , 供電電源為（+5+15）V,邏輯電平輸入與TTL兼容。從圖8中可見，在DAC0832 中有兩級鎖存器，第一級鎖存器稱為輸入寄存器，它的允許鎖存信號為 ILE，第 二級鎖存器稱為DAC寄存器，它的鎖存信號也稱為通道控制信號/XFERloutl電 Isb DIO ADllD12KftDI3VrefD34ILEDJ5戀DJ6MSBDI7wmC£XferCompaiieiit_l111

30、27197T y 匚16 Ts1413圖8 DAC0832引腳圖在下面圖9中，當(dāng)ILE為高電平，片選信號/CS和寫信號/WR偽低電平時， 輸入寄存器控制信號為1,這種情況下，輸入寄存器的輸出隨輸入而變化。此后, 當(dāng)/WR1由低電平變高時，控制信號成為低電平，此時，數(shù)據(jù)被鎖存到輸入寄存 器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù) DB的變化而變化。圖9 DAC0832內(nèi)部結(jié)構(gòu)圖對第二級鎖存來說，傳送控制信號 /XFER和寫信號/WR2同時為低電平時, 二級鎖存控制信號為高電平，8位的DAC寄存器的輸出隨輸入而變化，此后，當(dāng) /WR：由低電平變高時，控制信號變?yōu)榈碗娖剑谑菍⑤斎爰拇嫫鞯男畔㈡i存到

31、DAC寄存器中。圖9中其余各引腳的功能定義如下：(1) DI 7DIo: 8位的數(shù)據(jù)輸入端，DI7為最高位。(2) 1 OUT：模擬電流輸出端1,當(dāng)DAC寄存器中數(shù)據(jù)全為1時，輸出電流最大， 當(dāng)DAC寄存器中數(shù)據(jù)全為0時，輸出電流為0。(3) I OUT：模擬電流輸出端2， I OUT與 I OUT的和為一個常數(shù)，即I OUTl+ I OUT2=常 數(shù)。(4) Rfb：反饋電阻引出端，DAC083內(nèi)部已經(jīng)有反饋電阻，所以 Rfb端可以直 接接到外部運(yùn)算放大器的輸出端， 這樣相當(dāng)于將一個反饋電阻接在運(yùn)算放大器的 輸出端和輸入端之間。也可接一個負(fù)電壓，它決Vref范圍為(+10 -10)V 0 V

32、ref(5) V ref：參考電壓輸入端，此端可接一個正電壓， 定0至255的數(shù)字量轉(zhuǎn)化出來的模擬量電壓值的幅度， 端與D/A內(nèi)部T形電阻網(wǎng)絡(luò)相連。(6) Vcc ：芯片供電電壓，范圍為 (+515)V。(7) AGND ：模擬量地，即模擬電路接地端。(8) DGND ：數(shù)字量地。3.3.2DA0832的工作方式DAC083可處于三種不同的工作方式：都接數(shù)字地時，(1) 直通方式 ：當(dāng) ILE 接高電平，DAC處于直通方式，8位數(shù)字量一旦到達(dá) DI7DI0輸入端，就立即加到8位D/A 轉(zhuǎn)換器，被轉(zhuǎn)換成模擬量。例如在構(gòu)成波形發(fā)生器的場合，就要用到這種方式， 即把要產(chǎn)生基本波形的數(shù)據(jù)存在 R0碑，

33、連續(xù)取出送到DAC去轉(zhuǎn)換成電壓信號。(2) 單緩沖方式 ：只要把兩個寄存器中的任何一個接成直通方式， 而用另一 個鎖存器數(shù)據(jù)，DAC就可處于單緩沖工作方式。一般的做法是將接地，使信號，DAC寄存器處于直通方式，另外把ILE接高電平，接端口地址譯碼有效，啟動D/A轉(zhuǎn)換。接CPU的 信號，這樣就可以通過一條 MOVX旨令，選中該端口,使和(3) 雙緩沖方式：主要在以下兩種情況下需要用雙緩沖方式的D/A轉(zhuǎn)換。需在程序的控制下， 先把轉(zhuǎn)換的數(shù)據(jù)輸入輸入緩存器， 然后在某個時刻再啟 動D/A轉(zhuǎn)換。這樣，可先選中 端口，把數(shù)據(jù)寫入輸入寄存器；再選中 口，把輸入寄存器內(nèi)容寫入 DAC寄存器，實(shí)現(xiàn)D/A轉(zhuǎn)換。

34、在需要同步進(jìn)行D/A轉(zhuǎn)換的多路DAC系統(tǒng)中，采用雙緩沖方式，可在不同的 時刻把要轉(zhuǎn)換的數(shù)據(jù)打入各 DAC的輸入寄存器，然后由一個轉(zhuǎn)換命令同時啟動多個DAC專換。先用3條輸出指令選擇3個端口，分別將數(shù)據(jù)寫入各DAM輸入寄存器，當(dāng)數(shù)據(jù)準(zhǔn)備后，再執(zhí)行一次寫操作，使變低同時選通 3個 D/A 的 DAC寄存器，實(shí)現(xiàn)同步專換。3.3.3DAC0832的應(yīng)用圖10單片機(jī)和DAC0832直通式輸出連接圖圖10為單片機(jī)和DAC083直通方式輸出連接圖，運(yùn)放輸出電路輸出電壓為UOu一(D/256)*V REF例如上圖中向 DAC083傳送的8位數(shù)據(jù)量40H(01000000B), 則輸出電壓UbU=- (64/

35、256)*5V= 1.25V，其輸出過程可用 MOV P1 , #40H 一 條指令完成。4 基于 Verilog 的行為模型描述4 .1 Verilog-AMS 語言概述Verilog-AMS 語言是一種高層次的模塊化硬件描述語言，它用模塊的形式來 描述模擬系統(tǒng)及其子系統(tǒng)的結(jié)構(gòu)和行為。 Verilog-AMS 語言可分為數(shù)字電路描述 子集109. HD和模擬電路描述子集Verilog-AMS。在本文中，主要使用Verilog-AMS 對DZA轉(zhuǎn)換器的模擬電路部分進(jìn)行行為級描述。Verilog-AMS語言對模擬電路的描述可以分成兩種類型： 一種是行為描述， 另一種是結(jié)構(gòu)描述。 行為描述是指用

36、一些數(shù)學(xué)表達(dá)式或者傳輸函數(shù)來描述目標(biāo)電路的行為， 其描述范圍可以從基本的 電阻、電容到十分復(fù)雜的濾波器或其他模擬系統(tǒng)； 而結(jié)構(gòu)描述則是對各個子模塊在系統(tǒng)中的用途以及子模塊與子模塊之間的連接關(guān)系進(jìn)行描述， 這可以理解為是 對系統(tǒng)結(jié)構(gòu)框圖的描述。 完整的結(jié)構(gòu)描述需要包括對信號、 端口和基本參數(shù)的定 義。采用Verilog AM語言描述的模塊從而對整個進(jìn)行系統(tǒng)仿真的流程如圖11所示。為了便于實(shí)現(xiàn)模擬電路系統(tǒng)性能與物理實(shí)現(xiàn)之間的優(yōu)化設(shè)計(jì)， 方便定義輸 入與輸出信號之間的數(shù)學(xué)函數(shù)關(guān)系， Verilog-AMS 提供了多層次的行為和結(jié)構(gòu)模 型及多種行為模塊描述函數(shù)， 除了常用的時間積分函數(shù) idt() ，

37、時間微分函數(shù) ddt() 等之外， 還定義了一些特殊的函數(shù)， 比如轉(zhuǎn)換整形函數(shù) slew() ，拉普拉斯變換函 數(shù)laplace_ zp()，延遲函數(shù)delay()等。利用這些函數(shù)，結(jié)合對信號的定義，可 以完成對各種模擬模塊的行為描述。 為了使描述的模塊更加符合實(shí)際情況， 還可 以在行為描述中加入延時、噪聲等。行為描述所生成的模塊可以直接用 Cadence Spectre 仿真器進(jìn)行仿真，根據(jù)仿真結(jié)果和實(shí)際要求的性能指標(biāo)對添加的參數(shù)進(jìn) 行調(diào)整；也可以作為一個子系統(tǒng)整和到上一級電路中對上層電路進(jìn)行仿真驗(yàn)證。 這樣的具體意義有兩點(diǎn)： 一是可以在系統(tǒng)級對整個電路進(jìn)行優(yōu)化設(shè)計(jì)； 二是由于 子模塊是直接

38、描述的行為， 不需要考慮管級， 因此在模擬仿真的過程中， 大大減 少了運(yùn)算量，節(jié)省了仿真時間，提高了精度。Verilog AM行為級模型能映射成 網(wǎng)表，網(wǎng)表模型包括行為模型的模型名、 參數(shù)等，其端口對應(yīng)于行為模型的端口。4.2 Verilog-AMS 的行為模型結(jié)構(gòu)(1)Vcrilog-AMS 程序是由模塊構(gòu)成的，每個模塊的內(nèi)容都鑲嵌在 module-endmodule兩個語句之間，每個模塊實(shí)現(xiàn)特定的功能，模塊可以進(jìn)行層次 嵌套；(2) 每個模塊首先要進(jìn)行端口定義， 并說明輸入 (input) 和輸出 (output) 或者 輸入輸出 (inout) 端口，然后對模塊的功能進(jìn)行邏輯描述；(3)

39、 Verilog-AMS程序的行為模型描述包含在analog begin和end語句之間；(4) Verilog-AMS 程序的書寫格式自由， 一行可以寫幾個語句， 一個語句也可 以分多行寫；(5) 一個完整的源程序都應(yīng)當(dāng)加上必要的注釋，以增強(qiáng)程序的可讀性和可維*護(hù)性。Verilog-AMS程序有兩種注釋方式單行注釋和塊注釋。 可以用/ * /和/對Verilog -AMS1序的任何部分作單行注釋。單行注釋可以在每行的任意處開始，以新的一行為結(jié)束。塊注釋字符產(chǎn)開始，以 */結(jié)束。在這些注釋 中，字符/、 /* 和*/ 沒有特殊含義。在Verilog-AMS中，用戶可以通過自定義標(biāo)志符來對模塊名

40、、端口名、參數(shù) 名等進(jìn)行說明，用戶定義的模塊名要與其他模塊、子模塊、模型名以及任何 Spectre電路仿真器中的基本語句不同。一個模塊如果包含端口，那么必須進(jìn)行 端口說明。端口必須具有一定的類型和方向。Verilog-AMS語句可以描述很多的守恒系統(tǒng)和信號流程系統(tǒng)，例如電磁流體力學(xué)和熱力學(xué)系統(tǒng)等等。因此，在。如果用戶Verilog-AMS 模型中，端口也具有多種類型。其中，電學(xué)特性一般有三種電 壓型(voltage)、電流型(current) 和同時具有兩種特性(electrical) 沒有定義端口類型， 那么這個端口就只能用在結(jié)構(gòu)描述中， 即只能將這個端口用 于各個模塊的連接， 而不能用于行

41、為描述。 如果端口被定義為矢量， 那么必須使 端口方向的取值范圍和端口類型相一致。在 Verilog-AMS 程序中，所寫的模塊至 多包含一個模擬行為描述模塊， 而且必須將模擬行為描述模塊放在端 El 描述和邏 輯描述之后，包含在analog begin end語句內(nèi)。4.3 Verilog-AMS 程序的仿真目前較流行的 Verilog-AMS 程序仿真工具為 CauaaIlce Spectre 。要描述一個 系統(tǒng)，必須同時規(guī)定系統(tǒng)的結(jié)構(gòu)和它的元器件的行為，因此，在CadanceSpectre電路仿真器中使用 Verilog-AMS 語言，需要定義不同層次的結(jié)構(gòu)。在最高級，要 在網(wǎng)表中定義整

42、個系統(tǒng)的結(jié)構(gòu)， 在較低級， 要通過定義子模塊間的相互連接來定 義模塊的內(nèi)部結(jié)構(gòu)。 為了確定單個模塊的行為， 需要定義它們的輸入輸出信號的 數(shù)學(xué)關(guān)系。 當(dāng)用戶定義完一個系統(tǒng)的結(jié)構(gòu)和行為后， 仿真器將會從生成的網(wǎng)表和 模塊中得到一組描述性方程式， 然后仿真器將解答這組方程式， 最終獲得系統(tǒng)響 應(yīng)。具體仿真流程結(jié)構(gòu)圖見圖 11。圖11 Verilog-AMS 的仿真流程仿真器是基于基爾霍夫電壓和電流守恒定律建立一組描述性方程式， 然后利 用New ton. Raphson方法解方程。在Verilog-AMS中，與守恒系統(tǒng)不同，信號流 程系統(tǒng)僅與每個節(jié)點(diǎn)的值有關(guān)。下面介紹混合守恒和信號流程系統(tǒng)。使用

43、Verilog-AMS 語言，能夠建立一個包含守恒節(jié)點(diǎn)和信號流程節(jié)點(diǎn)的系統(tǒng)模型。 Verilog-AMS 使用語法來調(diào)節(jié)這種混合形式。 當(dāng)確定了一個系統(tǒng)的結(jié)構(gòu)和行為后， 系統(tǒng)將向仿真器提交描述說明。 然后，仿真器應(yīng)用基爾霍夫定律建立方程式， 這 些方程式定義了系統(tǒng)的值和流程。 因?yàn)榉匠淌骄哂胁罘趾头蔷€性， 仿真器不能直接計(jì)算，因而，仿真器使用一種近似的方法一一以間斷的時間點(diǎn)迭代來解答方程 式。仿真器還將控制時間間隔以保證近似的精確度。 在每個時間點(diǎn)上，迭代連續(xù)， 直到兩個收斂準(zhǔn)則都被滿足。第一個準(zhǔn)則要求在這個迭代點(diǎn)上的近似解接近于上 一個迭代點(diǎn)的解。第二個準(zhǔn)則要求完全滿足基爾霍夫定律。為了表明

44、這些迭代值 達(dá)到要求的精確度，必須要確定容差。5模擬仿真結(jié)果5.1靜態(tài)參數(shù)模擬采用單向運(yùn)行的電路模擬的外電路連接如圖12所示。圖12 8位D/A轉(zhuǎn)換器單向運(yùn)行模擬電路圖13和圖14所示。圖12是8位D/A轉(zhuǎn)換器單向運(yùn)行模擬電路圖，根據(jù)此連接圖用PSpice軟件模 擬得到的完整模擬電流輸出結(jié)果和低位部分模擬輸出結(jié)果如圖-1- OmJL IhhhrxTtpQ0A IZGafI£Oihs£0 口 ELEZSOutTiMft圖13 8位D/A轉(zhuǎn)換器完整模擬檢出從模擬輸出曲線可以看出，在位的邏輯狀態(tài)發(fā)生變化的瞬間存在毛刺，從放大了的低位部分模擬輸出圖14中尤為明顯。毛刺是由于位狀態(tài)發(fā)

45、生變化的瞬間存 在虛假代碼而產(chǎn)生的。分析原因主要是由于D/A轉(zhuǎn)換器的開關(guān)關(guān)斷的時間比導(dǎo)通的時間慢而造成的，例如當(dāng)輸入從狀態(tài)011到100狀態(tài)時，由于高位的開關(guān)導(dǎo)通比 低位開關(guān)的關(guān)斷速度快，使得瞬間可能出現(xiàn) 111狀態(tài)，110狀態(tài)或101狀態(tài)。對電 路內(nèi)部，主要是采用調(diào)整電流開關(guān)偏置的方法， 使電流開關(guān)轉(zhuǎn)換沿對齊，減少上 升、下降沿的不均勻性；對電路外部，在電流驅(qū)動的負(fù)載上并聯(lián)一個小電容也可 以大大減小輸出毛刺。-IS.Sufi-37.Eun-Q fA11111PhiJh1111»11*p1 L r ' r f *4 T 1' 1 T ' T -Ti*LT -&

46、#39;r r * r亠5 * r T 八p *1+1丄R1L1RP11P1Rp14>1ik T F 1 1 T 1 ThT 廠 r r "r 1 T 1 1八I1111hI1IJri4h*r1 1IIIp qr141h1:I1-1ri11Iri11IIIT111T1IT11r 亠F *Rhrr F廣1-'r -I' r *1_ T - * 十14八4iri11h11h111hr1qr11p14i11h1III ._ t -上-丄._ J*1i.1_ _11III丄J JIllhh11pip1III111 11,t- 1 -_ J ,_ 人1-亠亠.T J -,

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49、76; P111JIIIIJ_jJi_mph1J.JJ1i/k*1 1Lri*q»1PIIh1tILk1p111R+1Ii411.1III1 - 1- -r -11 1 1 A A A +1n A r-卜t-r *-h -r -r1 1.-r - *h-L 一鼻一-P -ri_ *r11JbTI11141Ikh+Jh,JkIJJ1|<|h1-III4ri711rribJ1=1fe111111I1-T-t卜 7 1、1APkp11r dI1I«11r11+11diILh11IkP11k1ri1.-hnIIIIII廠廠1 1 1匚二七二.1二：J二1L T 4hh ri1rR1tPP1q1 1I1J1i11kh11Ii1h11hb1rpJ-1 1»I . :1111 pRh 4 « pdb""1d1I-4 -14rJ .h 1*r41h* 4 p1 氣 s4I ” 1 J J11R1-4i_ 4 _ _ L _ _ (_ .1亠 1PT1*Ib - L t1. 丄.r卜亠亠.htp.兒.一I.1 J 一1 1卜11Ml11111Hh1!R tI11*4J'|lVkIIP1hr-P-IR1EI -L -1ri1*MJfc嚴(yán)J fJLJ * 1 L r LJ G：: F kr